Forum: FPGA, VHDL & Co. setup timing


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von Martin O. (ossi-2)


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In einem Altera Dokument findet sich das Diagramm im Anhang zum Setup 
Timing.

Ich verstehe nicht, wie man zu der angegebenen Gleichung kommt. Ich 
erhalte aus einem Timing-Diagramm die Formel
- t_SU= DataDelay-ClockDelay+micro t_SU

Vielleicht kann mir jemand (anhand eines Timing Diagramms) erklären, wie 
man zu der Formel gelangt.

von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Martin O. schrieb:
> Vielleicht kann mir jemand (anhand eines Timing Diagramms) erklären, wie
> man zu der Formel gelangt.
Mal angenommen DataDelay und ClockDelay wären gleich. Dann würde nur die 
Setupzeit "Micro tsu" des Registers wirken. Um diese Zeit müssen die 
Daten vor dem Takt anliegen.
Wenn die Daten auf dem Weg zum Register verzögert werden, müssen sie 
früher anliegen, die nötige Setupzeit tsu vergrößert sich.
Wenn der Takt auf dem Weg zum Register verzögert wird, dann verringert 
sich die nötige Setupzeit tsu. Das kann so weit gehen, dass (von 
"aussen" gesehen!!!) die Daten erst nach dem Takt stabil sein 
müssen...   :-o

BTW: denk einfach mal eine Stunde (oder zwei) drüber nach und male ein 
paar Zahlen in das Bild. Dann kommst du sicher selber drauf. Der Vorgang 
nennt sich "Lernen".

: Bearbeitet durch Moderator
von Duke Scarring (Gast)


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Ganz allgemein gilt für taktflankengesteuertes Flip-Flop:
Zum Zeitpunkt T kommt die Taktflanke.
Die Daten müssen in einem Fenster vom Zeitpunkt (T - setup) bis zum 
Zeitpunkt (T + hold) stabil anliegen.
1
             T
2
CLK  ________/-----------
3
Data xxxx<=======>xxxxxxx

Altera berücksichtigt nun zur eigentliche Setupzeit noch die Laufzeit 
der Datensignale und des Taktsignals.

Duke

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