Forum: FPGA, VHDL & Co. Verilog Frage zu Vektoren


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von Mampf F. (mampf) Benutzerseite


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Guten Nachmittag,

Verilog hab ich bisher immer vermieden, wo es ging ... Leider ging es 
hier nicht.

Ich muss mir eine auto-generierte AXI4-IP customizen ... Da bin ich 
jetzt auf einen Fehler gestoßen, der für euch sicher supereinfach zu 
lösen ist:

Folgendes:
parameter integer C_S_AXI_ADDR_WIDTH  = 10
...
localparam integer ADDR_LSB = 2;
...
reg [C_S_AXI_ADDR_WIDTH-1 : 0]   axi_awaddr;
...
output wire [5:0] lwrite_addr,
...

assign lwrite_addr = axi_awaddr[ADDR_LSB+5:ADDR_LSB];

Fehlermeldung:

> [Synth 8-524] part-select [7:2] out of range of prefix 'axi_awaddr'

Nach bestimmt einer Stunde googeln und ausprobieren, hab ich keine Idee, 
wie es zu diesem Fehler kommt.

Würde mich freuen, wenn mich jemand erlösen könnte!

Viele Grüße,
Mampf

: Bearbeitet durch User
von Mampf F. (mampf) Benutzerseite


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Problem gelöst ...

Das ärgerliche ist - das hätte mir mit VHDL genauso passieren können und 
Verilog war nicht schuld.

Die Komponente wird instanziert und der Parameter mit 6 überschrieben 
...

Naja, jetzt geht es :)

von Vancouver (Gast)


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Freut mich, dass wir dir helfen konnten :-)))

Darf ich mal ganz neutral fragen, was dich an Verilog stört? Ich arbeite 
seit über 20 Jahren mit VHDL und seit etwa 2 Jahren aus beruflichen 
Gründen mit SystemVerilog. Ich muss sagen, dass ich eigentlich angenehm 
überrascht bin. Es gibt ein paar Sachen, die in VHDL besser sind, aber 
generell würde ich mittlerweile SV den Vorzug geben, und das nicht nur 
wegen der exorbitanten Möglichkeiten bei der Verifikation.

Zur Sicherheit: Auch wenn Freitag ist, ich will hier keinen dieser 
völlig sinnfreien VHDL vs Verilog-Threads anzetteln.

von Erik (Gast)


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Vancouver schrieb:
> ich will hier keinen dieser
> völlig sinnfreien VHDL vs Verilog-Threads anzetteln

zu spät...

Vancouver schrieb:
> Darf ich mal ganz neutral fragen, was dich an Verilog stört?

fehlende Typsicherheit
.* Verdrahtung
Globaler Scope von Defines
Verhalten von Simulatoren, wenn man zB inputs als outputs benutzt (ja 
das geht leider)

Trotzdem arbeite ich jeden Tag damit... ;)

von Mampf F. (mampf) Benutzerseite


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Vancouver schrieb:
> Darf ich mal ganz neutral fragen, was dich an Verilog stört?

Wos da Bauer net kennt, frisst er net!

So einfach ist das ... ^^

Ich hatte nie den Bedarf, mich einzuarbeiten ... Zumindest lesen muss 
man es können, wenn man mit IPs arbeitet, da die ja meistens in Verilog 
sind.

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