Verilog Frage zu Vektoren

Freut mich, dass wir dir helfen konnten :-)))

Darf ich mal ganz neutral fragen, was dich an Verilog stört? Ich arbeite 
seit über 20 Jahren mit VHDL und seit etwa 2 Jahren aus beruflichen 
Gründen mit SystemVerilog. Ich muss sagen, dass ich eigentlich angenehm 
überrascht bin. Es gibt ein paar Sachen, die in VHDL besser sind, aber 
generell würde ich mittlerweile SV den Vorzug geben, und das nicht nur 
wegen der exorbitanten Möglichkeiten bei der Verifikation.

Zur Sicherheit: Auch wenn Freitag ist, ich will hier keinen dieser 
völlig sinnfreien VHDL vs Verilog-Threads anzetteln.

Vancouver schrieb:
> ich will hier keinen dieser
> völlig sinnfreien VHDL vs Verilog-Threads anzetteln

zu spät...

Vancouver schrieb:
> Darf ich mal ganz neutral fragen, was dich an Verilog stört?

fehlende Typsicherheit
.* Verdrahtung
Globaler Scope von Defines
Verhalten von Simulatoren, wenn man zB inputs als outputs benutzt (ja 
das geht leider)

Trotzdem arbeite ich jeden Tag damit... ;)