ADC Eingangswiderstand

Frank schrieb:
>
> Kann mir jmd den physikalischen Grund erklären ?

Ich mach es mal mathematisch:

Hieran sieht man doch recht schnell, wird der Quellenwiderstand größer 
so wird automatisch die (erforderliche) Samplezeit größer. Die logische 
Folge davon ist also, dass du dich verrechnet hast.
Oder worauf genau willst du jetzt hinaus?

Frank schrieb:
> ich möchte bei meinen µC einen ADC Pin mit der maximal möglichen
> Frequenz sampeln. Die Trackingzeit muss deshalb den minimalen Wert von 1
> Clock Cycle betragen. Das steht auch so im DB.
>
> Wenn ich das ganze jetzt mit der Formel aus den DB nachrechne und meine
> Signalquelle als ideal annehmen beträgt Rsource = 0 OHM. Mit der
> Berechnung rechne ich dann aus, dass ich jedoch 1,4 Clock Cyckles
> Tracking Zeit brauche. (Rsample 0 2kOhm, Csample = 3 pF)

Es wäre schöner gewesen, wenn du die Randbedingungen dazu genannt 
hättest. Der Faktor von 9.7 deutet auf einen 14(?) Bit ADC und 1.4 Takte 
auf 24MHz Taktfrequenz.

2K und 3pF geben ein \tau von 6ns. 1 Takt von 24MHz sind dann knapp 7 
\tau, das reicht für 10 Bit. Wenn du ein Signal erfassen willst, das für 
aufeinanderfolgende Samples zwischen den Extremwertem wechselt. Wenn 
dein Signal langsamer ist, entschärft sich das Problem von ganz alleine.

Andererseits sind 3pF und 2K die garantierten Maximalwerte. C ist 
typisch nur 2.5pF und für R ist kein typischer wert angegeben. Da 
Widerstände auf IC aber notorisch schlecht mit genauem Wert zu erzeugen 
sind, würde ich mich nicht wundern, wenn das bis auf 1K herunter gehen 
könnte. Real dürfte die T/H Schaltung also besser sein als der 
gerechnete worst case.

> Nur, wenn ich Rsource auf ca 1 kOhm erhöhe, kommt genau 1 Clock Cyckle
> heraus. Kann mir jmd den physikalischen Grund erklären ?

Du hast dich verrechnet.