If, elsif, else funktioniert nicht!

[Matthias (Gast)]

Hallo zusammen,

Ich möchte eine kleine FSM bauen, welche einen MCP23S17 mit 
ausgabewerten beschreibt...

Nun habe ich in der Simulation ein nicht nachvollziehbares Verhalten...
hier die FSM:

           if state = set_cs then
                spi_opcode <= x"F550";
                cs <= '0';
                time_cnt <= "0101";         --50ns von setzen des Cs bis zum 1. Bit
                nxstate <= set_clk;
                count := 0;
                so <= spi_opcode(count);
            elsif (zero = '1') and (nxstate = set_clk) then //Diese Aussage ist nie True!
                state <= nxstate;
                nxstate <= rst_clk;
                sck <= '1';
                count := count + 1;
                time_cnt <= "0101";         --50ns bis zur fallenden sck-Flankle
            elsif zero = '1' and nxstate = rst_clk then
                state <= nxstate;
                sck <= '0';
                so <= spi_opcode(count);
                
                if count < 15 then 
                    nxstate <= set_clk;
                    time_cnt <= "0000";         --50ns bis zum nächsten set_clk
                else
                    nxstate <= rst_cs;
                end if;
            elsif zero = '1' and nxstate = rst_cs then
                state <= nxstate;
                nxstate <= set_clk;
                cs <= '1';
                time_cnt <= "0101";         --50ns clk_delay_Time
            elsif zero = '1' and nxstate <= set_clk then
                sck <= '1';
                state <= nxstate;
                nxstate <= rst_clk;
                time_cnt <= "0101";         --50ns clk_delay_Time
            elsif zero = '1' and nxstate <= rst_clk then
                sck <= '0';
                state <= nxstate;
                nxstate <= set_cs;
            else
                time_cnt <= "0000";
            end if;

Das Verhalten der behav-Simulation kann ich nicht nachvollziehen,
hier wird zero gesetzt, gleichzeitig ist nxstate = set_clk
obwohl die

elsif (zero = '1') and (nxstate = set_clk) then

somit eindeutig wahr ist, kann nicht in den nächsten Zustand gesprungen 
werden...

Welchen sehr grundlegenden Fehler mache ich?

Vielen Dank,
Matthias

[few (Gast)]

Hab mir den Code nicht angeguckt, es heißt aber else if und nicht 
elseif.

[Sebastian S. (amateur)]

>Welchen sehr grundlegenden Fehler mache ich?
Uns Prosa schicken und die Fehlermeldungen, die der Compiler 
unzweifelhaft ausgibt, unterschlägst.

[user (Gast)]

few schrieb:
> Hab mir den Code nicht angeguckt, es heißt aber else if und nicht
> elseif.

und du kannst kein VHDL, da gibt es elsif

[Matthias (Gast)]

few schrieb:
> Hab mir den Code nicht angeguckt, es heißt aber else if und nicht
> elseif.

Nein, es heißt elsif...

Sebastian S. schrieb:
>>Welchen sehr grundlegenden Fehler mache ich?
> Uns Prosa schicken und die Fehlermeldungen, die der Compiler
> unzweifelhaft ausgibt, unterschlägst.

Wenn der Compiler welche geben würde, würde ich sie euch weitergeben...

[user (Gast)]

In deiner Wave ist an der Position der Markierung state gleich set_cs

somit ist folgendes wahr
if state = set_cs then --ist wahr
   -- das hier wird gemacht
elsif .... -- das hier mag auch wahr sein, wird aber nicht ausgewertet, 
weil das im else Fall ist (elsif = else if)

[Markus F. (mfro)]

Matthias schrieb:
> Welchen sehr grundlegenden Fehler mache ich?

wenn state erst mal = set_cs ist, wie soll sich das jemals ändern?

Im gezeigten Code jedenfalls nicht.

[daniel__m (Gast)]

Matthias schrieb:
> if state = set_cs then
>                 spi_opcode <= x"F550";
>                 cs <= '0';
>                 time_cnt <= "0101";         --50ns von setzen des Cs bis
> zum 1. Bit
>                 nxstate <= set_clk;
>                 count := 0;
>                 so <= spi_opcode(count);
>             elsif (zero = '1') and (nxstate = set_clk) then //Diese
> Aussage ist nie True!

hi,

du hast state und nxstate. Wie verhalten dies sich zueinander? Soll das 
die typische 2 Process-FSM sein? Wie/wo ist der Takt?

Sprich, der Code ist nicht vollständig und zeigt dein Problem nicht.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Matthias schrieb:
> Wenn der Compiler welche geben würde, würde ich sie euch weitergeben...
Das ist kein Compilerproblem, sondern ein Logikproblem.

Matthias schrieb:
> Das Verhalten der behav-Simulation kann ich nicht nachvollziehen,
> hier wird zero gesetzt, gleichzeitig ist nxstate = set_clk
> obwohl die elsif (zero = '1') and (nxstate = set_clk) then
> somit eindeutig wahr ist, kann nicht in den nächsten Zustand gesprungen
> werden...
Weil vorher was Anderes abgefragt wird. Nimm einfach mal die Zustände 
und durchlauf deinen Code. Du hast offenbar ein Prioritätsproblem bei 
deinen if-Abfragen.

           if state = set_cs then           // Diese Abfrage hat Vorrang!
                spi_opcode <= x"F550";
                cs <= '0';
                time_cnt <= "0101";         --50ns von setzen des Cs bis zum 1. Bit
                nxstate <= set_clk;
                count := 0;
                so <= spi_opcode(count);
            elsif (zero = '1') and (nxstate = set_clk) then // Diese Aussage wird gar nie abgefragt!
                state <= nxstate;
                nxstate <= rst_clk;
                sck <= '1';
                count := count + 1;
                time_cnt <= "0101";         --50ns bis zur fallenden sck-Flankle

Ein klassisches Layer 8 Problem... ;-)

Wenn du deinen Code so abänderst, dann konnt der nächste Zustand:

            if (zero = '1') and (nxstate = set_clk) then // Diese Aussage ist nie True!
                state <= nxstate;
                nxstate <= rst_clk;
                sck <= '1';
                count := count + 1;
                time_cnt <= "0101";         --50ns bis zur fallenden sck-Flankle
           elsif state = set_cs then
                spi_opcode <= x"F550";
                cs <= '0';
                time_cnt <= "0101";         --50ns von setzen des Cs bis zum 1. Bit
                nxstate <= set_clk;
                count := 0;
                so <= spi_opcode(count);
...

Ob dann das restliche Verhalten aber noch passt, steht auf einem anderen 
Blatt...

daniel__m schrieb:
> du hast state und nxstate. Wie verhalten dies sich zueinander?
Und einmal wird state und ein andres Mal nxstate abgefragt. Das scheint 
mir dubios.

[Matthias (Gast)]

user schrieb:
> In deiner Wave ist an der Position der Markierung state gleich set_cs
>
> somit ist folgendes wahr
> if state = set_cs then --ist wahr
>    -- das hier wird gemacht
> elsif .... -- das hier mag auch wahr sein, wird aber nicht ausgewertet,
> weil das im else Fall ist (elsif = else if)

Vielen Dank, genau dass war der Fehler, so funktioniert es nun :)

Lothar M. schrieb:
> daniel__m schrieb:
>> du hast state und nxstate. Wie verhalten dies sich zueinander?
> Und einmal wird state und ein andres Mal nxstate abgefragt. Das scheint
> mir dubios.
Ihr habt Recht, das war nicht korrekt/sinvoll...

Vielen Dank auch für alle Anderen Antworten :)

Übrigens der MCP23S17 läuft mit 50MHz SPI-Takt auch wenn
laut Datenblatt nur 10MHZ drin sind...
Bei 60MHz macht er nicht mehr mit..

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Matthias schrieb:
> Übrigens der MCP23S17 läuft mit 50MHz SPI-Takt auch wenn laut Datenblatt
> nur 10MHZ drin sind...
Mach den mal anständig warm... ?