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Forum: FPGA, VHDL & Co. Fehlermeldung VHDL DE0-Nano


Autor: vhdl (Gast)
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Hallo zusammen,

Ich habe mir neulich ein DE=-Nano Board gekauft und wollte dieses nun 
testen.
Dabei sind mir gleich 2 Probleme entgegen gesprungen, mit den ich nicht 
klar kommen, wahrscheinlich weil ich noch ein Anfänger bin.

1. Ich bekomme das Control-Panel nicht zum laufen, da diese 
Fehlermeldung angezeigt wirf: Load DLL(Terasic_JTAG_DRIVE.dll)fail
Wenn man dann auf ok drückt öffnet sich ein weiteres Fenster, welches 
sagt, dass ich sicherstellen soll, das Quartus installiert ist.(habe 
Quartus Prime 17.1)


2. Ich habe diesen kleinen Code in VHDL programmiert:
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity test is
  port ( 
    clk   : IN std_logic;
    SW   :in   STD_LOGIC_VECTOR(0 to 3);
    LEDG   :out   STD_LOGIC_VECTOR(0 to 3)
    );
end test;
architecture behavioral of test is 
begin
  process (clk)
  begin
  
  if rising_edge(clk) then
  LEDG <= SW;
  end if;
  
  end process;
end behavioral;

Das Problem dabei ist, dass ich diesen Fehler bekomme:

Error (169032): I/O bank 3 contains input or bidirectional pins with I/O 
standards that make it impossible to choose a legal VCCIO value for the 
bank

Ich würde mich sehr über eine Antwort freuen.

Autor: Christian G (Gast)
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.. zu Punkt 1 kann ich leider nix sagen da ich dieses control panel noch 
nie benutzt habe.

bei Punkt 2 ist es wohl auch unmöglich einen guten Tipp zu geben ohne zu 
wissen wie du die Pins im PinPlanner, oder wie das tool in Quartus 
heißt, konfiguriert hast. Also passt die Zuordnung zum jeweiligen hw pin 
und welche Spannung (z.B. 3.3 LVTTL) haste für die gewählt ? Steht glaub 
ich in dem .qsf file.

Autor: Samuel C. (neoexacun)
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Am besten erstellst du dein Projekt nochmal neu über ein Design 
Template. Das für's DE0-Nano ist hier erhältlich:
https://fpgacloud.intel.com/devstore/platform/16.0.0/Standard/de0-nano-baseline-pinout/

Ist zwar für Quartus 16, aber vielleicht funktioniert es ja trotzdem. 
Ich kann es gerade nicht ausprobieren.

Wenn du das Projekt mit einem Design Template erstellst, werden alle 
grundlegenden Dateien mit erstellt.

Autor: M. H. (bambel2)
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vhdl schrieb:
> Error (169032): I/O bank 3 contains input or bidirectional pins with I/O
> standards that make it impossible to choose a legal VCCIO value for the
> bank

Irgendetwas stimmt mit deinen Pinzuordnungen noch nicht.
Am FPGA sind Pins in Bänke unterteilt. Jede Bank hat eine eigene 
Versorgungsspannung. Folglich müssen auch alle Pins an dieser Bank einen 
IO Standard verwenden, der mit der selben Spannung funktioniert.

Standardmäßig ist glaube ich bei Altera 2.5V eingestellt. Wenn du jetzt 
einen Pin an dieser Bank auf 2.5V hat und einen anderen auf 3.3V-LVCMOS 
stellst, dann detektiert Quartus einen Fehler. Also alle immer so 
einstellen, dass die mit der selben Spannung funktionieren. Standards 
wie 3.3V-LVCMOS und 3.3V-LVTTL können gemischt werden, da selbe 
I/O-Spannung.

Autor: vhdl (Gast)
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Christian G schrieb:
> Also passt die Zuordnung zum jeweiligen hw pin
> und welche Spannung (z.B. 3.3 LVTTL) haste für die gewählt ?

Vielen Dank. Es hat sich tatsächlich eine 1.5V clock eingeschlichen, 
wobei alle anderen Pins auf 2.5V gestellt wurden.
Jetzt bekomme ich allerdings noch eine kritische Warnung:

Critical Warning (332148): Timing requirements not met
  Info (11105): For recommendations on closing timing, run Report Timing 
Closure Recommendations in the TimeQuest Timing Analyzer.

Aber ich verstehe nicht ganz was es bedeutet, wenn meine 
Timing-Anforderungen nicht erfüllt werden können.

Mein Constraints-File besagt nur folgendes:

create_clock -period 20 [get_ports clock]
derive_pll_clocks

Weiß jemand was ich da machen muss?

Autor: Blechbieger (Gast)
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Zu 1: starte das Tool mal aus der Nios-Kommandozeile im Startmenü damit 
alle Umgebungsvariablen gesetzt sind.

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