DDR2 Length Matching Guidelines

ja leider hatte ich im falschem Forum gepostet.

Habe schon den webmaster per Email versucht zu kontaktieren. Der im µC & 
Elektronik Forum muss gelöscht werden.

Yafes61 schrieb:
> habe mal paar Fragen zum Längenableich der DDR2 Signale.

Da fragst du im falschen Forum. Hier sind die meisten Leute noch damit 
beschäftigt, die Notewndigkeit von Vorwiderständen bei LED anzuzweifeln.

Meine Empfehlung wäre es, nach Application notes vorzugehen. Micron ist 
in der Hinsicht recht gut. Beispiele:
https://www.micron.com/support/~/media/c40b5a5e4afd4bdfa285edf8e5ca1017.ashx
https://www.micron.com/support/~/media/f9b2fb1d2b8c4efc8078247232e25b56.ashx

und so weiter.

Du kannst auch bei den Herstellern von FPGAs und Applikationsprozessoren 
schauen. In der i.M6 Dokut meine ich auch, Vorgaben gesehen zu haben.

Yafes61 schrieb:
> Welche Signale könnte man ignorieren bzgl. des Längenabgleichs?
> (z.B. SDA, SDL, BA, CAS, RAS, ODT, CS, WE, CKE)

SDA und SCL kannst du getrost ignorieren, die gehen nicht an die DRAMs 
sondern sind vergleichsweise schnarchlangsame I2C-Signale zum 
SPD-EEPROM.

BA, CAS, RAS, ODT, CS, WE, CKE: das sind alles Adress- (BA) bzw. 
Control-Leitungen (alle anderen), für die Regel 5 gilt.

Yafes61 schrieb:
> Leider finde ich keine Angaben zur maximal Länge der Leitungen. Ist das
> überhaupt begrentzt?

Doch, da gibt es natürlich auch Begrenzungen (ergeben sich z.B. durch 
die maximal erlaubten Laufzeiten und die davon beeinflussten 
Schaltzeitpunkte der DQS-Signale im Read). Aber wenn du nur ein SODIMM 
anschließt und das nicht unnötig weit weg vom FPGA platzierst und wenn 
du es schaffst, die Leitungsimpedanzen korrekt über die gesamte 
Leitungslänge einzuhalten, dann ist der Gesamtabstand wenig kritisch.

Achim S. schrieb:
> Doch, da gibt es natürlich auch Begrenzungen (ergeben sich z.B. durch
> die maximal erlaubten Laufzeiten und die davon beeinflussten
> Schaltzeitpunkte der DQS-Signale im Read). Aber wenn du nur ein SODIMM
> anschließt und das nicht unnötig weit weg vom FPGA platzierst und wenn
> du es schaffst, die Leitungsimpedanzen korrekt über die gesamte
> Leitungslänge einzuhalten, dann ist der Gesamtabstand wenig kritisch.

Der Lagenaufbau ist so gestaltet das die Impedanzwiderstanden für single 
und diff. signale eingehalten sind.

Ich habe auch versucht so nah wie möglich das SODIMM ans FPGA zu 
platzieren. Letztendlich komme ich auf ca. maximale 6.3cm Leitungslänge.

Eine weitere Frage:
Wenn man für single ended Singale den Leitungsabgleich durchführt ist es 
egal wo man das macht? Quasi am SODIMM oder unmittelbar in der Nähe zum 
FPGA? Oder einfach mitten drim im Signal?

Yafes61 schrieb:
> Der Lagenaufbau ist so gestaltet das die Impedanzwiderstanden für single
> und diff. signale eingehalten sind.

Geht in Ordnung. (Zumindest wenn der PCB-Hersteller dann auch 
tatsächlich das liefert, was du geplant hast. Und wenn im Layout nicht 
versehentlich eine Leiterbahn eine Bezugsebene durchschneidet oder 
dergleichen ;-)

Yafes61 schrieb:
> Letztendlich komme ich auf ca. maximale 6.3cm Leitungslänge.

ist ok

Yafes61 schrieb:
> Wenn man für single ended Singale den Leitungsabgleich durchführt ist es
> egal wo man das macht? Quasi am SODIMM oder unmittelbar in der Nähe zum
> FPGA? Oder einfach mitten drim im Signal?

Aus dem Bauch heraus würde ich versuchen, das für einzelne Signalgruppen 
(z.B. die DQs eines DRAM-Bausteins) in der selben Region zu machen. Aber 
eigentlich ist es für single ended Signale imho tatsächlich egal, wo die 
Länge ausgeglichen wird, so lange in dem Bereich die Leitungsimpedanzen 
tatsächlich stimmen.

Unmittelbar unter dem FPGA wird es oft ein bisschen eng, aber dann 
ergibt es sich ziemlich von selbst, dass man nicht ausgerechnet dort den 
Längenausgleich macht.

Achim S. schrieb:
> Geht in Ordnung. (Zumindest wenn der PCB-Hersteller dann auch
> tatsächlich das liefert, was du geplant hast. Und wenn im Layout nicht
> versehentlich eine Leiterbahn eine Bezugsebene durchschneidet oder
> dergleichen ;-)

Der Lagenaufbau ist mit Absprache und den Berechnungen für die 
Impedanzen mit dem dem Tool Polar vom Fertiger durchgeführt worden. 
Müsste also passen.