SystemVerilog '(| a[x:0)' - was macht das '|'?

Kurze Recherche sagt, dass dieser Operator ein OR über alle gegebenen 
Bits macht.

Genannt "Bit Wise OR reduction".

Samuel C. schrieb:
> Kurze Recherche sagt, dass dieser Operator ein OR über alle gegebenen
> Bits macht.

Vielen Dank - demnach wäre das o.g. Statement gleichbedeutend mit den 
VHDL-Zeilen:

1

function or_reduce(vec : std_ulogic_vector) return std_ulogic is

2

    variable res : std_ulogic := '0';

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begin

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    for i in vec'range loop res := res or vec(i); end loop;

5

    return res;

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end function or_reduce;

7

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a(16#6#) <= b when ?? or_reduce(o) else c;

Ja, diese Funktion wird übrigens schon über std_logic_misc 
bereitgestellt.

Markus F. schrieb:

> Vielen Dank - demnach wäre das o.g. Statement gleichbedeutend mit den
> VHDL-Zeilen: [...]

Nicht ganz. Wie Du ja am Anfang bereits angemerkt hast, handelt es sich 
um ein zweidimensionales object. Bist Du eigentlich sicher, dass das 
genau so im Quelltext steht? Du hast im Beispiel nämlich eine ungepackte 
Dimension (hinter dem Signalnamen). In dem Kontext is ein reduction 
operator meines Wissens nach nicht legal.

War schon spät... Du hast uns ja die Deklaration von a gezeigt, nicht 
die von o. Also ja, genau so wie das VHDL.

Trotzdem danke.

Immerhin weiß ich jetzt, daß es in SystemVerilog "normale" und gepackte 
Arrays gibt (wenn sich  auch das Verständnis, warum man das unbedingt 
braucht noch nicht eingestellt hat).

Gepackte dimensionen haben ein definiertes Abbild im Speicher. Kann man 
auch praktisch in einer unit verwenden.

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bit [3:0][7:0] fourbytes;

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bit [31:0] oneint;

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initial begin

5

    oneint = 32'h8000_0000;

6

    fourbytes = oneint;

7

    $display(fourbytes[3][7]); // prints '1'

8

end

Ungepackte Dimensionen verwendet man daher eher für "lose" 
zusammenhängende Daten.