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Forum: FPGA, VHDL & Co. Constraint file, High und Low Pegel festlegen


Autor: constraints (Gast)
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Hallo,

Ich versuche gerade eine synchrone 245 FIFO zwischen dem UM232H und dem 
ARTY S7 herzustellen.
Probleme habe ich bei den Takt von 60MHz, welcher vom UM232H erzeugt 
wird.

Ich würde erwarten, das ich zumindest eher ein Rechteckiges Signal 
erhalten würde, dass zwischen GND und 3,3V mit einer Frequenz von 60 Mhz 
toggelt.

Am Oszi sehe ich eher ein 60MHz Signal welches zwischen 2V und 3V 
Toggelt.
An meinem FPGA ist es so, dass ich wenn ich z.b. 32 Byte sende, nicht 
immer 32 Bytes gesendet werden .. einige bytes werden doppel gesendet, 
einige verschluckt.

Es sieht mir eher so aus, als ob der Clock nicht immer korrekt 
detektiert wird.

Ist es möglich Constraint Einstellungen vorzunehmen, mit denen man ein 
gültiges High schon mit 2,75V erkennt und ein Low mit 2,25V?

Autor: VS (Gast)
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Nach kurzem Scrollen durch das Datenblatt ist mir unklar, woher die 60 
MHz kommen sollten.
https://www.ftdichip.com/Support/Documents/DataSheets/Modules/DS_UM232H.pdf

Autor: Gustl B. (-gb-)
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Die 60 MHz kommen vom FTDI und sollten ordentlich aussehen. Du kannst 
auch nicht einfach Daten senden, sondern musst TXE# beachten. Wenn im 
nächsten Takt TXE# low ist wurden die Daten vom vorherigen Takt 
empfangen, wenn TXE# high ist müssen die Daten nochmal übertragen 
werden.

Autor: constraints (Gast)
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Gustl, ich beachte das TXE# Signal. Nur wenn es low ist dann lege ich 
was auf den Datenbus und ziehe WR# auf low und das auch nur solange wie 
TXE# low ist. Ich hatte gehofft das es irgendwelche Einstellungen gibt 
FT232H gibt... Schmitt-Trigger nicht an oder so.

Autor: -gb- (Gast)
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Soweit ich weiß gibt es da nix aber du kannst glaube ich den Strom der 
Ausgänge einstellen. Und wie das Signal aussieht hängt auch stark von 
der Messung ab. Ich kann mich über die 60MHz nicht beschweren.

Autor: Gustl B. (-gb-)
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Also ... im FT_Prog kann man doch einiges einstellen:

Slow Slew: Das bedeutet, dass die Ausgänge vom FT(2)232H langsamer 
werden.
Drive: Da kann man den maximalen Ausgangsstrom einstellen, 4, 8, 12, 16 
mA.
Schmitt Input: Da bekommen die Eingänge des FTDI Steins Schmitt Trigger.

Die Clock kann man leider nicht einstellen. Also zumindest nicht die 
Frequenz. Die liegt aber auf einem der Ausgänge, wird also mit Drive 
vermutlich auch leicht verändert.

Autor: constraints (Gast)
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Hallo,

Ich habe am Oszi mal ein Screenshot vom Clock gemacht (im Leerlauf, nur 
das Oszi hängt drann).

Hatte mich geirrt ;)   Das Signal liegt nicht zwischen 2V und 3V
sondern 1V und 2V.

Am UM232H Board habe ich zwei Jumper:
5V    <->   VUSB
3,3V  <->   VIO

Also der FTDI ist nimmt 5V vom USB und die 3,3V für die IO´s kommen vom 
internen LDO des FTDI´s. Gustl, hast du auch das Board UM232H (REV1)?

Autor: constraints (Gast)
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Und wegen den Einstellungen, ja da habe ich auch mehrfach geguggt. Die 
Stromstärke hab ich ganz oben (16mA bei beiden Ports). Smittrigger is an 
(aber da gehts leider auch nur um die Eingänge). Und slewrate .. naja da 
habe ich auf normal gesetzt.

Autor: constraints (Gast)
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Ich glaube mein Board/Chip hat "einen weg".

Autor: Delphis Orakel (Gast)
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constraints schrieb:
> Ich glaube mein Board/Chip hat "einen weg".

Und ich glaube du misst falsch (bspw. zu lange Masseleitung)

Autor: constraints (Gast)
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>> Und ich glaube du misst falsch (bspw. zu lange Masseleitung)
Ich benutzte Normale Tastköpfe (haben Bandbreite von > 100 Mhz).

Den Schirm lege ich auf Ground. Ich denke ich messe nicht falsch.

Autor: Gustl B. (-gb-)
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Wenn ich die Clock messe dann sagt mein Oszi 3.3 Vpp bei 4 mA und 4,1 
Vpp bei 8 mA. Sieht auch deutlich weniger nach Dreieck aus, aber auch 
nicht wirklich eckig.

Autor: constraints (Gast)
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> Wenn ich die Clock messe dann sagt mein Oszi 3.3 Vpp bei 4 mA und 4,1
> Vpp bei 8 mA. Sieht auch deutlich weniger nach Dreieck aus, aber auch
> nicht wirklich eckig.

Nun ich hatte zu Haus gemessen. Men Oszi ist ein einfaches mit einer 
Bandbreite von 50Mhz. Also das Signal wurde bereits unfreiwillig 
"befiltert".

Das Bild das ich heute angeheftet habe stammt von einem Oszi das aber 
eine BAndbreite von 100 Mhz hat.

Autor: Christian R. (supachris)
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constraints schrieb:
> Das Bild das ich heute angeheftet habe stammt von einem Oszi das aber
> eine BAndbreite von 100 Mhz hat.

Das ist zum sinnvollen Messen von 60MHz Rechteck viel zu wenig. Die 
Abstiegszeiten sind so kurz da sind viele Oberschwingungen drin, deshalb 
sieht das alles so pflaumig aus.

Autor: constraints (Gast)
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>> Das Bild das ich heute angeheftet habe stammt von einem Oszi das aber
>> eine BAndbreite von 100 Mhz hat.

>Das ist zum sinnvollen Messen von 60MHz Rechteck viel zu wenig. Die
>Abstiegszeiten sind so kurz da sind viele Oberschwingungen drin, deshalb
>sieht das alles so pflaumig aus.

Du glaubst der kommt wirklich auf GND runter? Nun habs mal simuliert mit 
nem einfachen Tiefpass und fg=100Mhz .. der Clock wird wahrscheinlich 
doch IO sein. Dann muss ich nochmal in meine Verilog Beschreibung 
reinguggn :)

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