Hallo,
habe grad hier mal ein Design wo mehrere differentielle Leitungen für
eine Kameraschnittstelle erzugt werden müssen.
Möchte nun diese am Oszilloskop auf Phase kontrollieren. Nun kann ich
die positive oder negative Leitung des LVDS einzeln vergleichen.
Nun will ich aber positiv und negativ auswegewertet vergleichen mit
einem phasensynchronen Takt. Dazu entweder messtechnisch über zwei
Tastköpfe mittels Mathe funktion oder ich hab mir gedacht an einem FPGA
Entwicklungsboard lese ich die LVDS Pins ein und erzeuge daraus Single
Ended Outputs die ich am Oszilloskop vergleichen kann.
1 | DIFF_1_TO_SE_1: IBUFGDS PORT MAP (O => SE_1, I => DIFF_1(0), IB => DIFF_1(1));
|
2 | DIFF_2_TO_SE_2: IBUFGDS PORT MAP (O => SE_2, I => DIFF_2(0), IB => DIFF_2(1));
|
NET "DIFF_1[*]" IOSTANDARD = LVDS_25;
NET "DIFF_1[*]" DIFF_TERM = "TRUE";
NET "SE_1" IOSTANDARD = LVCMOS25;
NET "DIFF_2[*]" IOSTANDARD = LVDS_25;
NET "DIFF_2[*]" DIFF_TERM = "TRUE";
NET "SE_2" IOSTANDARD = LVCMOS25;
Nur leider ist der Hub beim SE_1 und SE2 sehr klein, kleiner als die
LVDS Pins.
Meine Frequenzen bewegen sich im Bereich 40-100MHz vorerst.
Dass ich bei dieser Anwendung ein PAD to PAD delay habe ist mir klar,
daher habe ich darauf geachtet, dass alle die gleiche Verzögerung
geroutet bekommen.
Ist mein Ansatz evtl. nicht korrekt? Oder unvollständig?
Oder muss ich unbedingt eine PLL oder so benutzen um einen stabilen
Output zu bekommen?