vorzeichenbehafteter rechtshift in VHDL

unknown schrieb:
> probier mal so:b <= std_logic_vector(signed(b) +
> resize(signed(a(39 downto 10)),b'length));

1

library ieee;

2

use ieee.std_logic_1164.all;

3

use ieee.numeric_std.all;

4

5

b <= std_logic_vector(shift_right(signed(b), 10));

unknown schrieb:
> probier mal so:b <= std_logic_vector(signed(b) + resize(signed(a(39
> downto 10)),b'length));

Alternativ dazu:

1

b <= std_logic_vector(signed(b) + shift_right(signed(a), 10));

Durfte auf das gleiche rauskommen. Evtl. sogar:

1

b <= std_logic_vector(signed(b) + signed(a)/1024);

Muesste man mal das Synthese Resultat anschauen.

Moin,

Merci fuer die Vorschlaege. OK, ich seh' schon wo die Reise hingeht: An 
der Casterei werd' ich wohl nicht vorbeikommen.

Gruss
WK

Und immer im Auge behalten: eine Division einer negativen Zahl durch 
1024 ist prinzipiell anders als ein vorzeichenbehafteter Rechtsshift 
dieser Zahl um 10. Dabei wird nämlich unterschiedlich gerundet...

Dergute W. schrieb:
> Casterei werd' ich wohl nicht vorbeikommen.

Dergute W. schrieb:
> An
> der Casterei werd' ich wohl nicht vorbeikommen.

Warum definierst Du die Signale überhaupt erst als std_logic_vector, 
wenn Du damit rechnen willst?