Dual Clock FIFO in VHDL

Yann B. schrieb:
> Kann jmd mir bitte sagen, was ich falsch tue.

Nix.

Yann B. schrieb:
> Kann jmd mir bitte sagen, was ich falsch tue.

Überlege dir , zu welchem Zeitpunkt (bei welcher Taktflanke) die 
Read-Adresse von deinem RAM übernommen wird. Die Datenausgänge des RAM 
reagieren genau nach dieser Taktflanke. Die Read-Adresse 0 liegt zwei 
Takte lang an, also kommen die zugehörigen Daten auch zwei Takte lang 
aus dem RAM.

Yann B. schrieb:

> warum kommen die anderen Daten mit einem Clock später denn?

Weil es so im Datenblatt steht: 
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/ug/ug_fifo.pdf

Bspw.: (28)

Yann B. schrieb:
> Leider tut das Programm Etwas Anderes.

Das ist kein Programm.

Du erzeugst deine Read-Adresse (in der Testbench) mit der steigenden 
Taktflanke. D.h. die neue Read-Adresse liegt jeweils erst nach der 
steigenden Taktflanke an, das RAM "sieht" bei der steigenden Taktflanke 
noch die alte Adresse.

Daher frägst du sowohl mit der ersten steigenden Flanke als auch mit der 
zweiten steigenden Flanke jeweils die Adresse 0 ab - und erhältst als 
Reaktion die Daten zu Adresse 0. Das RAM reagiert also genau, wie es 
reagieren muss: sobald die neue Adresse angelegt wird und die nächste 
Taktflanke kommt, liefert es nach der Taktflanke die neuen Daten. So 
funktionieren alle synchronen Designs.

Vielleicht wäre es für dein Verständnis einfacher, wenn du in der 
Testbench deutlicher machen würdest, wann sich die Adresse eigentlich 
ändert. Mach aus deinem

raddr_tb <= k;

mal ein

raddr_tb <= k after 200 ns;