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Forum: FPGA, VHDL & Co. Lattice Diamond Takt im Schaltplan


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Autor: Stephan S. (Gast)
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Hallo zusammen,

seit ich letztens eine kleine Präsentation bekommen habe, was FPGAs 
alles können, möchte ich mich jetzt auch mal in die ganze Materie 
einarbeiten. Also habe ich mir ein Lattice MachXO3L Starter Kit zugelegt 
und schon einfache, statische Logikschaltungen erfolgreich 
synthetisieren lassen. Wo ich nun scheitere, sind getaktete Logiken :-(. 
Momentan zeichne ich mir meine Logikschaltungen (Beispiel angehängt) und 
passe dann die Ein- und Ausgänge in der Spreadsheet-Ansicht an, was 
bisher auch funktioniert. Allerdings kann ich keinen Takt auf das Netz 
"Clock" legen, hier bekomme ich in der Output-Konsole nur die zwei 
Fehler
ERROR - Clock matches no clock nets in the design. 
ERROR - Clock matches no nets in the design. 
Meine .lpf-Datei enthält folgende zwei Zeilen, um den Takt zu erzeugen:
FREQUENCY NET "Clock" 100.000000 MHz ;
USE PRIMARY PURE NET "Clock" QUADRANT_BL QUADRANT_BR QUADRANT_TL QUADRANT_TR ;

Irgendwo habe ich hier einen offensichtlichen Denkfehler, doch ich komme 
auch nach Lesen des "MachXO3sysCLOCKPLLDesignandUsageGuideEB95.pdf" 
einfach nicht weiter :-?.

Hat einer der Profis einen Tipp für mich?

MfG,
Stephan (der jetzt erstmal eine Runde frische Luft holen geht)

Autor: Schlumpf (Gast)
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Kann es sein, dass der XO3 nicht jeden Pin auf ein internes Taktnetz 
routen kann?

Dass also nur spezielle Pins als Takteingang verwendet werden können?

Autor: Andi (Gast)
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Stephan S. schrieb:
> Hat einer der Profis einen Tipp für mich?

Profis arbeiten eher nicht mit Schaltplaneingabe, ich weiss nicht mal wo 
man die in Diamond findet.

Ich denke du musst den Clock mit einem Pin verbinden, so wie bei A und 
B, und an diesen Pin extern einen Clock anlegen. Dieser Clock 
Eingangspin muss wahrscheinlich auch in der LPF Datei definiert sein.
Oder du verwendest den internen RC-Oszillator, da wird es sicher ein 
Schaltzeichen dafür geben. Den Ausgang dieses Oszillators verbindest du 
dann mit dem Clock Netz.

Autor: Schlumpf (Gast)
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Andi schrieb:
> Ich denke du musst den Clock mit einem Pin verbinden, so wie bei A und
> B,

Du hast Recht.. Da fehlt ja so ein "Fähnchen", was sonst bei allen 
anderen Pins dran ist.

Autor: Stephan S. (Gast)
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Hallo zusammen,

ich habe es jetzt so zum Laufen gebracht:
Das "Clock"-Netz oben als Eingang deklariert und in der 
Constraints-Datei Folgendes hinzugefügt:
LOCATE COMP  "clock" SITE "C8" ;
FREQUENCY PORT "clock" 12.000000 MHz ;
IOBUF PORT "clock" PULLMODE=NONE IO_TYPE=LVCMOS33 ;
Damit verwendet das Design den 12MHz-Quarz auf dem Board.
Schonmal ein Anfang, jetzt versuche ich mich an Sachen wie PLL und 
Taktteilung.

Frohe Ostern allerseits!

Autor: Lothar M. (lkmiller) (Moderator) Benutzerseite
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Stephan S. schrieb:
> Schonmal ein Anfang,
> jetzt versuche ich mich an Sachen wie PLL und Taktteilung.
Wenn du gerade am Lernen bist, dann lies dir mal den Klassiker zum Thema 
Schaltplaneingabe durch:
Beitrag "kruder Fehler bei FPGA-Programmierung (ISE WEBpack-Schematic)"

Und dann beschaff dir ein Buch über VHDL oder von mir aus auch über 
Verilog. Du kannst dir es ja noch zu Ostern wünschen... ;-)

> Frohe Ostern allerseits!
Schließe mich den Glückwünschen an.

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