Hi, ich versuche gerade eine vierlagige Platine für einen Mikrocontroller, 24 bit LCD und MII Ethernet zu erstellen. Damit sind die Signalleitungen bei <= 25MHz. Ich habe nun das Problem, dass ich eigentlich bei fast allen Signalen VIAs brauche, und ein bisschen Sorge habe, dass ich bei dem Standard-Stackup (Signal-GND-VDD-Signal) Signalintegritätsprobleme bekommen könnte. Wenn ich mit VIAs beispielsweise von der obersten zur untersten Lage wechsle, ändert sich ja die Referenzebene von GND zu VDD, und ich bräuchte bei jedem VIA einen Kondensator zwischen GND und VDD in unmittelbarer Umgebung. In einer Anleitung von TI habe ich gesehen, dass sie unter anderem auch das Stackup Signal-GND-Signal-VDD empfehlen, da dabei beide Signalebenen noch die GND-Lage als referenz haben. Da ich auf der Unteren Seite nur vereinzelt Stütz-Kondensatoren habe, wäre es garnicht so ein großes Problem sie mit VDD zu fluten. Allerdings ist normalerweise der Abstand zwischen den inneren Lagen deutlich größer (> 0.4mm bei dem Hersteller, bei dem ich sie gerne fertigen lassen würde), wodurch ich mir nicht sicher bin, ob die höhere Impedanz dann überhaupt noch zum gewünschten Effekt führt. Alternativ könnte ich ein paar kleine Kondensatoren zwischen die VIAs streuen. Was würdet ihr empfehlen?
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ich würde den standard aufbau Signal-GND-VDD-Signal nehmen, wie du beschreiben hast wegen der abstände. und für den "ausgleich" vereinzelt Stütz-Kondensatoren (1-10nF) streuen, das hat auch noch andere positive effekte
Hallo, die Kondensatoren an der Versorgung des IC würde ich nach oben packen (da dann kein VIA zwischen C und IC). Vias für Signale möglichst nahe an diesen Cs und nicht in der Mitte des IC. Gibt es keine bessere Platzierung für das IC (drehen oder so). Können noch Pins getauscht werden? VCC nach unten klingt gut. MfG Klaus
Klaus schrieb: > die Kondensatoren an der Versorgung des IC würde ich nach oben packen > (da dann kein VIA zwischen C und IC). Was ist denn das Problem dabei? Soweit ich das verstanden habe, kommt es hauptsächlich auf den Abstand zum IC an, und der wäre so möglichst klein. Andernfalls wirds für die Signale etwas eng werden, bzw. das war der Grund warum ich sie nach unten gesetzt habe. Klaus schrieb: > Gibt es keine bessere > Platzierung für das IC (drehen oder so). Können noch Pins getauscht > werden? Drehen könnte ich den Mikrocontroller eventuell, allerdings sind die Signale zum LCD-Stecker leider auf alle Seiten verteilt. Ich könnte noch versuchen ein oder zwei Signale auf die linke Seite zu bringen, allerdings sind sie dann sehr wahrscheinlich nicht in der 'richtigen Reihenfolge', so dass ich dann auch wieder VIAs brauche. Ich sollte einfach einen FPGA nehmen, dann wäre jedenfalls das Layout einfacher ;-)
Achso, noch eine andere Frage: Meint ihr bei den Abständen zwischen den Signalen könnte es Probleme mit Crosstalk geben? Wäre es besser die Leiterbahnen etwas schmaler zu machen, um den Abstand zu vergrößern? Momentan habe ich 0.3mm genommen.
lcd schrieb: > In einer Anleitung von TI habe ich gesehen, dass > sie unter anderem auch das Stackup Signal-GND-Signal-VDD empfehlen, da > dabei beide Signalebenen noch die GND-Lage als referenz haben Das ist Unsinn, auch wenn es von TI kommt. Signal2 hat dann als Referenz sowohl GND als auch VCC, mit unbekannter Verteilung - Signal1 ist dann Microstrip, Signal2 Stripline, das ist eh schon murksig. Und es hilft nichts sich einfach zu wünschen das Signal2 würde sich nur auf GND beziehen, das macht es wie es die physikalischen Gesetze vorschreiben und nicht wie der Layouter es gerne hätte. Georg
lcd schrieb: >> die Kondensatoren an der Versorgung des IC würde ich nach oben packen >> (da dann kein VIA zwischen C und IC). > > Was ist denn das Problem dabei? Soweit ich das verstanden habe, kommt es > hauptsächlich auf den Abstand zum IC an, und der wäre so möglichst > klein. Andernfalls wirds für die Signale etwas eng werden, bzw. das war > der Grund warum ich sie nach unten gesetzt habe. Neben dem Abstand kommt es aber auch auf den richtigen Strompfad an: Quelle -> CAP -> IC Bei deiner Variante ist das aber: CAP <- Quelle -> IC Bei BGA gehts meistens nur so wie du es machst, bei deiner Gehäuseform wäre es aber tatsächlich idealer die CAPs auf TOP zu legen. Wenngleich es wahrscheinlich auch so funktionieren wird (da habe ich schon deutlich schlechtere Lösungen gesehen), ist das nicht dein grösstes Problem: > Achso, noch eine andere Frage: Meint ihr bei den Abständen > zwischen den > Signalen könnte es Probleme mit Crosstalk geben? Wäre es besser die > Leiterbahnen etwas schmaler zu machen, um den Abstand zu vergrößern? > Momentan habe ich 0.3mm genommen. Zum Ethernet PHY gibts etwas das sich 'Datenblatt' nennt. Wenn du das liest, würdest du ganz sicher über sogenannte PCB-Guidlines stolpern. Dort werden alle deine Fragen beantwortet. Und wenn du das was da steht auch noch verstehst, wirst du erkennen dass dein Vorhaben bei deinem Lagenaufbau (4 Lagen) niemals nach diesen Guidlines umsetzbar sein wird, ein Gelingen also ein reines Glücksspiel werden wird. Stichworte 'Impedanzdefiniertes Design' und 'Rückstrom'. In diesem Sinne: viel Glück.
lcd schrieb: > Signalintegritätsprobleme > bekommen könnte Ist das Board für dich zu Hause, dann wird es funktionieren, da habe ich schon stärker vermurkste Layouts gesehen von "Profis" die auf dem Labortisch liefen. Bei harscheren Bedingungen wird es dann aber schnell mal eng. Ist das was kommerzielles schmeiß dein Layout weg und fang neu an. Müssen die Abblock Cs so groß sein?
Andi schrieb: >> Achso, noch eine andere Frage: Meint ihr bei den Abständen >> zwischen den >> Signalen könnte es Probleme mit Crosstalk geben? Wäre es besser die >> Leiterbahnen etwas schmaler zu machen, um den Abstand zu vergrößern? >> Momentan habe ich 0.3mm genommen. > > Zum Ethernet PHY gibts etwas das sich 'Datenblatt' nennt. > Wenn du das liest, würdest du ganz sicher über sogenannte PCB-Guidlines > stolpern. > Dort werden alle deine Fragen beantwortet. > > Und wenn du das was da steht auch noch verstehst, wirst du erkennen dass > dein Vorhaben bei deinem Lagenaufbau (4 Lagen) niemals nach diesen > Guidlines umsetzbar sein wird, ein Gelingen also ein reines Glücksspiel > werden wird. > > Stichworte 'Impedanzdefiniertes Design' und 'Rückstrom'. > > In diesem Sinne: viel Glück. Ja, vielen Dank. Ist hier im Forum echt krass, wie selbstverständlich manche auf andere herabreden. Ich höre natürlich zum ersten mal etwas von 'Datenblatt'. Im Datenblatt des PHYs (KSZ8081MLX) steht bzgl. des MII nichts dergleichen. Die Leitungen sind ca. 5cm (+- 1cm) lang, bei 25MHz wird die Impedanz da nicht viel ausmachen, oder? Und was meinst Du im Bezug auf die PHY mit Rückstrom? Wenn Du die Sprünge durch die VIAs meinst, dann ist das doch haargenau das was ich wissen wollte. Andi schrieb: > Neben dem Abstand kommt es aber auch auf den richtigen Strompfad an: > Quelle -> CAP -> IC > > Bei deiner Variante ist das aber: > CAP <- Quelle -> IC Hast Du dazu irgendwelche Literatur? Ich habe in einigen Quellen gelesen, dass es wohl keinen Unterschied macht, bzw. die Länge der Leiter entscheidender ist. D. C. schrieb: > Ist das Board für dich zu Hause, dann wird es funktionieren, da habe ich > schon stärker vermurkste Layouts gesehen von "Profis" die auf dem > Labortisch liefen. > Bei harscheren Bedingungen wird es dann aber schnell mal eng. Ist das > was kommerzielles schmeiß dein Layout weg und fang neu an. Könntest Du mir erklären warum, bzw. was man da besser machen könnte? D. C. schrieb: > Müssen die Abblock Cs so groß sein? Bin jetzt tatsächlich von etwas zu großzügigen 0805 Pads auf normale 0603 gegangen, was die Footprints deutlich kleiner macht.
georg schrieb: > lcd schrieb: >> In einer Anleitung von TI habe ich gesehen, dass >> sie unter anderem auch das Stackup Signal-GND-Signal-VDD empfehlen, da >> dabei beide Signalebenen noch die GND-Lage als referenz haben > > Das ist Unsinn, auch wenn es von TI kommt. Signal2 hat dann als Referenz > sowohl GND als auch VCC, mit unbekannter Verteilung - Signal1 ist dann > Microstrip, Signal2 Stripline, das ist eh schon murksig. Und es hilft > nichts sich einfach zu wünschen das Signal2 würde sich nur auf GND > beziehen, das macht es wie es die physikalischen Gesetze vorschreiben > und nicht wie der Layouter es gerne hätte. ... Da hat der Schorsch recht, etwas detaillierter gesagt liegt das Problem im LP-Aufbau: der Kern zwischen Lagen 2-3 ist üblicherweise ca.1mm dick, das Prepreg zwischen den Außenlagen nur ca. 100µm. Daher ist die Ankopplung zwischen 1-2 und 3-4 am besten. bei Signal-GND--VCC-Signal legt meinereiner die schnellsten Signale bevorzugt auf 1, wegen der Ankopplung nach GND. Die GND ist selbstverständlich eine durchgängige Fläche. Wenn Dir auf 1 der Platz ausgeht und Du harte EMV Anforderungen hast, kann das u.U. bedeuteten, dass Du auf 6 Lagen aufstocken musst. KSZ MIIs an STM32 bringe ich mit 4 Lagen regelmäßig gemütlich durch EMV-Tests. Das Problem sehe ich eher bei allen Leitungen, die von der LP weggehen.
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lcd schrieb: > Ja, vielen Dank. Ist hier im Forum echt krass, wie selbstverständlich > manche auf andere herabreden. Ich höre natürlich zum ersten mal etwas > von 'Datenblatt'. Sorry, aber ich hatte gerade wieder so ein Thema am Tisch wo die Entwickler nicht wussten wozu ein Datenblatt gut ist. > Im Datenblatt des PHYs (KSZ8081MLX) steht bzgl. des MII nichts > dergleichen. Wow, weder im Datenblatt, noch in der 'Hardware Design Checklist' noch beim Eval-Board unter 'Design Guides' verlieren die ein Wort zu dem Thema Impedanzen oder Längenausgleiche. Sorry, aber das ist echt Mist! Steht was bei der CPU? (welche immer das auch sein mag) > Die Leitungen sind ca. 5cm (+- 1cm) lang, bei 25MHz wird > die Impedanz da nicht viel ausmachen, oder? Nicht die Frequenz sondern die Flankensteilheit ist relevant. Kann die CPU auch RMII kannst du schon mal davon ausgehen dass die Signalleitungen mit den entsprechenden Flankensteilheiten arbeiten. (Egal ob du jetzt RMII verwendest oder nicht). Und ja, die Impedanz macht was aus. Man kann das Thema ignorieren und mit Glück funktioniert das Zeugs gut oder auch gar nicht. Mit ein bisschen weniger Glück ist die Funktion unstabil, man glaubt dann es sind Softwareprobleme und arbeitet sich an der falschen Baustelle ab. Oder man kümmert sich darum und steigert damit die Erfolgsaussichten. > Und was meinst Du im Bezug > auf die PHY mit Rückstrom? Wenn Du die Sprünge durch die VIAs meinst, > dann ist das doch haargenau das was ich wissen wollte. Gilt für alle Signalleitungen: Wenn du eine Signalleitung hast musst du dafür sorgen dass der Rückstrom möglichst in der GND-Plane direkt darunter unterbrechungsfrei zurück fließen kann. Wechselst du mit einer Leitung auf BOTTOM helfen dir Kondensatoren gar nichts, da mit dem Wechsel auf VCC als Rückpfad das Störungs-Chaos schon passiert ist. Die ideale Lösung bei 4 Lagen: Route alle MII- und sonstige Highspeed Leitungen ausschließlich und damit via-frei auf TOP. > Hast Du dazu irgendwelche Literatur? Ich habe in einigen Quellen > gelesen, dass es wohl keinen Unterschied macht, bzw. die Länge der > Leiter entscheidender ist. Wurde hier im Forum sicher schon mehr als einmal durchgekaut. Steht was im Datenblatt oder einer Appnote der CPU zu dem Thema? Dann halte dich daran.
Marcus H. schrieb: > KSZ MIIs an STM32 bringe ich mit 4 Lagen regelmäßig gemütlich durch > EMV-Tests. Das Problem sehe ich eher bei allen Leitungen, die von der LP > weggehen. Genau das ist das Problem das die meisten nicht verstehen. Ein EMV-Test ohne Kabel ist nur zur Beruhigung des eigenen Gewissens. Wenn du Kabel anschliesst und dir die Kurven durch die Decke gehen, ist klar dass das Design schlicht und einfach nicht EMV-gerecht ist. Denn die Störungen die auf der Leiterplatte generiert werden pfeifen dann entlang der Kabel raus. Die verzweifelt Versuche mit Ferritkernen oder Schirmungen das wieder in den Griff zu kriegen ist nur ein herumdoktern an den Symptomen. Die eigentlich Ursache bleibt unangetastet.
Andi schrieb: > Marcus H. schrieb: >> KSZ MIIs an STM32 bringe ich mit 4 Lagen regelmäßig gemütlich durch >> EMV-Tests. Das Problem sehe ich eher bei allen Leitungen, die von der LP >> weggehen. > > Genau das ist das Problem das die meisten nicht verstehen. Ein vierlagiger Aufbau von mir, über das Kundenfeedback habe ich damals herzhaft lachen müssen (die ganze Story ging noch etwas länger, der EMI-Operator hatte meinem Kunden zunächst unterstellt, dass das Gerät schläft oder nicht aktiv arbeitet. Dann hat er gedacht, die EMI-Kammer sei kaputt. Dabei hat sich das Gerätchen einfach nur im Kammerrauschen versteckt.): Apr 2018 - PCB design - FCC Test of ..., SDADC and MCU " Hi Marcus, Just wanted to share with you that we successfully completed a FCC test (part 15) on this device. The operator said "well, there is not much to measure here". Then he wanted to check whether his whole measurement setup actually worked so he put a calibration cone into the measurement chamber, obviously he saw the calibration signal. So he continued saying "oke, this device really does emit nothing". So we were done after only 3 hours! Thanks again for your great work! "
Marcus H. schrieb: > Andi schrieb: >> Marcus H. schrieb: >>> KSZ MIIs an STM32 bringe ich mit 4 Lagen regelmäßig gemütlich durch >>> EMV-Tests. Das Problem sehe ich eher bei allen Leitungen, die von der LP >>> weggehen. >> >> Genau das ist das Problem das die meisten nicht verstehen. > > Ein vierlagiger Aufbau von mir, über das Kundenfeedback habe ich damals > herzhaft lachen müssen (die ganze Story ging noch etwas länger, der > EMI-Operator hatte meinem Kunden zunächst unterstellt, dass das Gerät > schläft oder nicht aktiv arbeitet. Dann hat er gedacht, die EMI-Kammer > sei kaputt. Dabei hat sich das Gerätchen einfach nur im Kammerrauschen > versteckt.): Hast Du 'einfach nur' alle Signale auf der Oberseite gelegt? Ich versuche nochmal möglichst viel nach oben zu legen, wobei die Leiterbahnen dann ziiiemlich (unterschiedlich und) lang werden.
"Einfach nur" gibt es für mich in dem Zusammenhang nicht und den Eindruck wollte ich auch nicht erwecken. Für ein Projekt heißt das: - wenn es ein Bastelprojekt ist, wirst man mit hoher Wahrscheinlichkeit grundlegende Funktion haben, egal wie übel die Leiterbahnen liegen - wenn es was Kommerzielles ist, dann entwickelt man von vorne bis hinten gegen die einschlägigen Normen (Sicherheit und EMV stellen häufig konträre Anforderungen)
Ich denke, mit vier Lagen komme ich nicht aus. Ich beiße jetzt mal in den sauren Apfel und versuche das ganze mal mit sechs Lage. Leider ist das einzige bezahlbare Stackup, das ich finden konnte (jlcpcb.com) mit zwei > 0.4mm cores zwischen 2-3 und 4-5, so dass ich nicht eine einzelne Massenfläche als Referenz für zwei Signale nehmen kann :'( Ich würde das jetzt entweder so machen, wenn auch total verschwenderisch: 1 - Signal 2 - GND (0.4mm Core) 3 - Signal 4 - GND (0.4mm Core) 5 - VDD 6 - GND und versuchen alle Bauteile auf dei Oberseite zu bekommen, oder 1 - Signal 2 - GND (0.4mm Core) 3 - VDD 4 - GND (0.4mm Core) 5 - GND 6 - Signal Prepreg mit je 0.1mm zwischen 1-2, 3-4, 5-6 Bei Vias zwischen 1 und 6 dann jeweils ein GND-Via unmittelbar daneben. Da frage ich mich aber, ob kleine 1nF-Kondensatoren bei VIAs beim 4-Lagen-Board so viel schlechter sind bzw. ob es den viel höheren Preis wert ist. Ist das so sinnvoll? Am liebsten wäre mir eine Platine mit Prepreg zwischen 1-2-3 und 4-5-6. Aber für die wenigen Platinen, die ich brauche (insgesammt vermutlich 10) sind mir die Preise bei heimischen Herstellern, und vor allem mit vorher bekannten geschweige denn definierten Stackup, etwas zu teuer dafür, dass ich sowieso irgendeinen blöden Fehler einbaue und die Platine versaue. Marcus H. schrieb: > "Einfach nur" gibt es für mich in dem Zusammenhang nicht und den > Eindruck wollte ich auch nicht erwecken. > > Für ein Projekt heißt das: > - wenn es ein Bastelprojekt ist, wirst man mit hoher Wahrscheinlichkeit > grundlegende Funktion haben, egal wie übel die Leiterbahnen liegen > - wenn es was Kommerzielles ist, dann entwickelt man von vorne bis > hinten gegen die einschlägigen Normen (Sicherheit und EMV stellen häufig > konträre Anforderungen) Es sollte schon CE-Konform sein, obwohl man es noch beiweitem nicht kommerziell nennen kann. Es soll in der Forschung, also nur in 'gewerblichen' Einrichtungen benutzt werden, so dass die erlaubten Pegel geringfügig höher sind, wenn ich das richtig verstanden habe. Leider steige ich erst in das Gebiet ein (irgendwann muss jeder mal klein anfangen), und bin daher ziemlich unerfahren und etwas verloren in der ganzen Bürokratie. Daher kann ich auch nicht einschätzen wie sehr beispielsweise mein ursprüngliches Layout zu Problemen bei der EMV-Messung führen wird. Die Schaltung kommt zwar in ein Aluminiumgehäuse (was laut Hersteller 20dB bis 2GHz dämpft), allerdings habe ich da überhaupt kein Gefühl für die Zahlen. Ich bin also sehr dankbar für die ganzen Tips und Hinweise bisher. Vielen Dank!
Dann wäre das was für Dich zum Einstieg: EMC - Richtlinien und Umsetzung T. Williams Elektor Verlag ISBN 3-89576-075-7* Und dann die übrigen Bücher die ich oben angeboten habe. Musst Du aber nicht bei mir kaufen - habe ja überall ISBN und Amazon Links dazugeschrieben.
Ich würde eher den 2. Stackup verwenden. Mit 100u zwischen VCC und GND könnte man sogar über eine breitbandige Entkoppelung der Stromversorgung nachdenken, aber das ist ein anderes (komplexes) Thema (und führt hier zu heftigen Weihwasser-Regen ;)) lcd schrieb: > Bei Vias zwischen 1 und 6 dann jeweils ein GND-Via unmittelbar daneben. > Da frage ich mich aber, ob kleine 1nF-Kondensatoren bei VIAs beim > 4-Lagen-Board so viel schlechter sind bzw. ob es den viel höheren Preis > wert ist. Ganz am Ende des Designs, wenn alles passt, mach noch folgendes: Sicherstellen dass die GND-Planes alle 5-10mm durchverbunden sind. Notfalls noch Vias einstreuen. Für die gängigen Designs ist das vollkommen ausreichend. Die Kondensatoren stören nicht, sind aber auch nicht notwendig. > Daher kann ich auch nicht einschätzen wie sehr > beispielsweise mein ursprüngliches Layout zu Problemen bei der > EMV-Messung führen wird. Die Schaltung kommt zwar in ein > Aluminiumgehäuse (was laut Hersteller 20dB bis 2GHz dämpft), allerdings > habe ich da überhaupt kein Gefühl für die Zahlen. Gehäuse sind zwar nett, die beste Lösung ist aber immer noch Störungen erst gar nicht entstehen zu lassen. Auch wenn man mit tollem Gehäuse und Ferritkernen an den Kabeln gerade so durch den EMV-Test kommt: Man schützt zwar damit ganz toll die Umgebung von den produzierten Störungen, aber was ist mit dem Selbstschutz? Die Störungen toben sich im Gehäuse aus und machen dort genau die Probleme vor denen die Umgebung geschützt wird - ist doch nicht sehr ideal?
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Vielen Dank schonmal allerseits für die Anfängerhilfe! Ich habe schon durch so einige Bücher geschaut, allerdings hörten die alle bei 2-lagigen Leiterplatten auf. Ich habe gnds Rat befolgt und nochmal von vorne angefangen. Beim rumexperimentieren (CubeMX ist da wirklich toll, ich kann nicht nachvollziehen, wie das hier manchmal gebashed wird) festgestellt, dass bei einer größeren Bauform des Mikrocontrollers die Pins etwas günstiger gelegt werden können. Ich habe versucht alles schnelle auf die Oberseite zu legen, was mir allerdings nicht vollständig gelungen ist. Bisher sind nur die schnellen Signale für LCD, Ethernet, USB, Flash (den ich erstmal nur vorsorglich mit eingeplant habe) und den Oszillator gezogen. Einige, darunter auch zwei der TXD-Leitungen, konnte ich nicht ohne Via verlegen. Ist es ein Problem an diesen Stellen bzw. unmittelbar über den Signalen auf Ebene 4 eine Stück der VDD-Lage als GND zu definieren, und bei jedem Signal-Via ein GND-Via zu setzen? Damit gäbe es ein paar kleine GND-Inseln in der VDD-Lage. Die Kodensatoren zwischen GND- und VDD-Lage wurden ja als schlecht bewertet, jedoch schaffe ich es einfach nicht das Via-frei zu machen. Bei den 6-Lagen-Stackups hätte ich aber das gleiche Problem, mit der Ausnahme, dass die VDD-Lage keine GND-Inseln hätte. Meint ihr, dass die Umstellung auf 6 Lagen unabdingbar ist? Andi schrieb: >> Daher kann ich auch nicht einschätzen wie sehr >> beispielsweise mein ursprüngliches Layout zu Problemen bei der >> EMV-Messung führen wird. Die Schaltung kommt zwar in ein >> Aluminiumgehäuse (was laut Hersteller 20dB bis 2GHz dämpft), allerdings >> habe ich da überhaupt kein Gefühl für die Zahlen. > > Gehäuse sind zwar nett, die beste Lösung ist aber immer noch Störungen > erst gar nicht entstehen zu lassen. > > Auch wenn man mit tollem Gehäuse und Ferritkernen an den Kabeln gerade > so durch den EMV-Test kommt: > Man schützt zwar damit ganz toll die Umgebung von den produzierten > Störungen, aber was ist mit dem Selbstschutz? > Die Störungen toben sich im Gehäuse aus und machen dort genau die > Probleme vor denen die Umgebung geschützt wird - ist doch nicht sehr > ideal? Damit hast Du auf jeden Fall recht. Ich hatte bei der Prototypenplatine für die Schaltung keine Probleme (was zugegebenermaßen auch die erste Platine ist, die ich bisher selber gemacht habe), was aber sicher nur Glück war. Daher bin ich auch froh, dass ihr mich nochmal auf das Problem hingewiesen habt, sonst hätte es sicher mal irgendwann im Betrieb Probleme gegeben. Marcus H. schrieb: > Dann wäre das was für Dich zum Einstieg: > > EMC - Richtlinien und Umsetzung > T. Williams > Elektor Verlag > ISBN 3-89576-075-7* > > Und dann die übrigen Bücher die ich oben angeboten habe. > Musst Du aber nicht bei mir kaufen - habe ja überall ISBN und Amazon > Links dazugeschrieben. Ich hatte tatsächlich schonmal durch das Buch geblättert, wird nun echt Zeit, dass ich mich damit mal ausgiebiger beschäftige. In meiner Nähe gibt es glücklicherweise einen Normen-Infopoint.
lcd schrieb: ... > Marcus H. schrieb: >> Dann wäre das was für Dich zum Einstieg: >> >> EMC - Richtlinien und Umsetzung >> T. Williams >> Elektor Verlag >> ISBN 3-89576-075-7* >> ... > > Ich hatte tatsächlich schonmal durch das Buch geblättert, wird nun echt > Zeit, dass ich mich damit mal ausgiebiger beschäftige. In meiner Nähe > gibt es glücklicherweise einen Normen-Infopoint. -> Erst die Baugruppe in die Fertigung geben und dann die Grundlagen studieren? Der Ansatz ist wahrscheinlich für einen Einzelkämpfer nicht mal der Schlechteste. Während das Funktionsmuster in der Fertigung ist, kannst Du die Firmware vorbereiten und die Normen lesen. Dann kannst Du die Baugruppe in Betrieb nehmen. Dann gehst Du in den ersten EMV-Test. Anschließend wird die Baugruppe mit den zwischenzeitlich gewonnen Erkenntnissen neu designed. Vorgang solange wiederholen, bis alles hinreichend hingefrickelt ist. <- Die oben beschriebene Prozedur ist eine Standardvorgehensweise. Es gibt effizientere Alternativen, als sich EMV mittels Internet selbst beibringen zu wollen. Aber diese Erfahrung muss sich wohl jeder für sich selber machen. Gibt es bei Euch in der Anstalt (Du sprachst von Forschung) keine erfahrenen Entwickler? Niemand mit dem Du Dich mal zusammensetzen kannst? Frag Deinen Chef mal. Spart enorm Budget, sowas möglichst frühzeitig zu machen.
Interessanter Beitrag: https://www.altium.com/live-conference/altiumlive-2018-annual-pcb-design-summit#The-Extreme-importance-of-PC-Board-Stack-up Hier mal ein leicht anderes Stackup: - GND - SIG/PWR - SIG/PWR - GND
Stacker schrieb: > Interessanter Beitrag: > > https://www.altium.com/live-conference/altiumlive-2018-annual-pcb-design-summit#The-Extreme-importance-of-PC-Board-Stack-up > > Hier mal ein leicht anderes Stackup: > - GND > - SIG/PWR > - SIG/PWR > - GND Das gleiche habe ich vorhin auch gesehen. Da schaut wohl noch jemand Robert Feranecs Kanal ;-) Danke aber für den Tip =)
Stacker schrieb: ... > Hier mal ein leicht anderes Stackup: > - GND > - SIG/PWR > - SIG/PWR > - GND Spricht nichts dagegen, außer: - die Masseflächen werden viel mottenzerfressener durch die Bauteile die auf der LP festgeklebt werden - man kommt in der Debugphase schlecht an die Signalleitungen - der Nutzeffekt hält sich bei Standardlagenaufbauten in Grenzen
Marcus H. schrieb: > Stacker schrieb: > ... >> Hier mal ein leicht anderes Stackup: >> - GND >> - SIG/PWR >> - SIG/PWR >> - GND > > Spricht nichts dagegen, außer: > - die Masseflächen werden viel mottenzerfressener durch die Bauteile die > auf der LP festgeklebt werden > - man kommt in der Debugphase schlecht an die Signalleitungen > - der Nutzeffekt hält sich bei Standardlagenaufbauten in Grenzen Sehe ich auch so, ich werde weiterhin SIG/GND/VCC/SIG Layer verwenden. Sollte es im Labor Probleme geben kann man immer noch nacharbeiten. Bevor's in's Labor geht wird sowieso erst mal die Logik getestet.
GND auf Ober- und Unterseite würde ich glaube ich auch nicht machen wollen, gerade weil an der Stelle der Bauteile keine Massefläche ist. Sig/Pwr-Gnd-Gnd-Sig/Pwr fände ich da schon einleuchtender, falls man auf der Ober- und Unterseite dann eine genügend zusammenhängende Fläche Pwr hat. Alternativ habe ich überlegt, Sig-Gnd-Pwr/Gnd-Sig zu versuchen, also die Signale so weit wie möglich an der Oberseite laufen zu lassen und an den Stellen, an denen Signale auf der Unterseite verlaufen eine Massefläche in die Power-Plane zu setzen. Quasi so wie in dem Layout was ich als letztes angehängt habe, und an den vereinzelten Stellen mit Signalen auf der Unterseite (blau) eine Massefläche unmittelbar über die Signale in die Power-plane zu legen und dann mit Gnd-Vias neben den Signal-Vias zu verbinden. Dann habe ich immernoch eine zusammenhängendere Versorgungsfläche als wenn ich sie auf die Ober- und Unterseite quetsche.
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