Hallo zusammen, ich experimentiere gerade mit Cadence und der Impedanz ein wenig rum. Ich habe einen symmetrischen Stack, 3 Layer, in der Mitte GND. Außen habe ich zwei Signallagen. Wieso ist die Impedanz beider Signallagen unterschiedlich? Auf TOP brauche ich für 50 Ohm 90u und auf BOTTOM 54u. Das verstehe ich nicht. Und sehe ich es aktuell richtig: Single ended 50 Ohm ergeben in erster Näherung 100 Ohm differentiell? Dass das nicht ganz hinhaut, weil sich beide parallel gerouteten Leiter gegenseitig beeinflussen bei differentiellen Signalen habe ich hier mal nachvollzogen: https://www.eeweb.com/tools/edge-coupled-microstrip-impedance Aber im Cadence habe ich nur single ended Angaben und muss mich dann auf die 2*SE = DIFF verlassen? Vielen Dank!
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> Wieso ist die Impedanz beider Signallagen unterschiedlich?
Zu deinem eigentlichen Problem möchte ich mich nicht auslassen. Nur
soviel: niemand wird dir eine Dreilagenplatte anfertigen.
Hallo, Wenn man nicht an einen PCB Pool gebunden ist, gehen auch 3-lagige Platinen. Es wird auch kein low-cost Projekt. Die Kosten sind an der Hochschule dennoch sehr relevant, aber wenn man impedanzkontrolliert über ein Flex führen muss, hat es leider seinen Preis. Zudem brauche ich <80u line width und <100u Bohrungen. Das bietet eh kein Pool an. 3ML U-2F3R (Unsymmetrisch 2Flex- bei 3Rigid- Lagen) https://www.multi-circuit-boards.eu/leiterplatten-design-hilfe/lagenaufbau/starrflex-leiterplatten.html Es gibt also auch durchaus Hersteller, die derartige Stacks im Standardportfolio haben. Vielen Dank!
Also gut, dann doch drei Lagen. In der Tat sieht das Resultat erstmal merkwürdig aus. Und was passiert, wenn du beidesmal 0,09 bzz 0,054 eingibst?
Wieso hat das Kupfer eine Dielektrizitätskonstante von 4,5? Das ist doch nicht ganz koscher.
Aus den Angaben, die du gepostet hast, kann ich das Ergebnis für die Leiterimpedanzen nicht nachvollziehen.
Wühlhase schrieb: > kann ich das Ergebnis für die > Leiterimpedanzen nicht nachvollziehen. Na hoffentlich (ich übrigens auch nicht). Wenn das Ergebnis einer Berechnung physikalisch nicht sein kann, dann ist eben die Berechnung falsch, so einfach ist das. Man sollte mehr Vertrauen in die Naturgesetze haben. Georg
Arthur schrieb: > aber wenn man impedanzkontrolliert über ein Flex > führen muss, hat es leider seinen Preis. Zudem brauche ich <80u line > width und <100u Bohrungen. Das bietet eh kein Pool an. hmmm, bei den 50 Ohm differentiell bist du dir Sicher? Normal sind eher 90 oder 100. Hast du Zdiff mit Z0 verwechselt? Ansonsten ist ein LP Fertiger, sofern es für ihn technisch machbar ist, zu nahezu jeder Schandtat bereit, solange sie entsprechend vergütet wird. Bei derartigen Platinen ist aber einiges ringsherum zu beachten (am wichtigsten: Vias und möglichst auch Leiterzugknicke sollten mindestens 1mm Abstand zur Biegekante haben), hoffentlich ist es nicht deine erste Flex Platine.
Hallo zusammen und Danke für die Antworten! > Wieso hat das Kupfer eine Dielektrizitätskonstante von 4,5? Das ist Standard von Cadence. Habe ich nicht weiter überprüft bei dem Kupfer. Nur den Core habe ich auf 3.4 angepasst. > Wenn das Ergebnis einer Berechnung physikalisch nicht sein kann, dann ist > eben die Berechnung falsch, so einfach ist das. Genau deswegen meine Frage hier, weil ich bei symmetrischem Aufbau auch symmetrische Ergebnisse erwarte. > hmmm, bei den 50 Ohm differentiell bist du dir Sicher? Normal sind eher > 90 oder 100. Hast du Zdiff mit Z0 verwechselt? Genau darauf bezieht sich ja der zweite Teil meiner Frage. Ich brauche 50 Ohm single ended und 100Ohm diff. Ich bin bisher davon ausgegangen, dass Cadence nur Single Ended Impedance verwendet und man daher für den + und für den - Teil des differentiellen Signals jeweils 50 Ohm angibt. Zusammen ergibt sich dann bei unendlich voneinander entfernten Paaren 100Ohm. Wie dick/breit genau und wie weit auseinander bei paralleler Leiterführung habe ich ja dann extern bestimmt. Aber ich muss Cadence ja Constraints mitgeben, so dass ich dann über diese Rechnung "gestolpert" bin. Und doch, es ist leider mein erstes Flex ^^
Arthur schrieb: > Zusammen ergibt sich dann > bei unendlich voneinander entfernten Paaren 100Ohm Das ist auch mein Kenntnisstand, je geringer der Abstand und je grösser die Höhe über GND desto mehr weicht das Verhältnis von 2:1 ab. Leider gibt es darüber hier im Forum sehr unterschiedliche Ansichten und Diskussionen führen wie üblich zu keinem Ergebnis. Halt dich da besser raus, sonst weisst du nach 50 oder 100 Posts garnicht mehr was ein differential pair überhaupt ist. Ich rechne das mit externen Tools, Cadence habe ich sowieso nicht. Meistens verwende ich zur Sicherheit 2 Tools und vergleiche die Ergebnisse. Arthur schrieb: >> Wieso hat das Kupfer eine Dielektrizitätskonstante von 4,5? > Das ist Standard von Cadence 4,5 gilt für das übliche FR4. Cadence: "The value for the dielectric constant on the copper layers in the cross section form is the value of the pre-preg material that flows around the copper traces. I.e. the dielectric of the parts of the layer that aren't copper." Ein Füllmaterial, das die Lücken zwischen Leiterbahnen füllt gibt es in deinem Stack garnicht. Die Dielektrizitätskonstante von Cu ist übrigens laut Internet unendlich. Ausser für die Berechnung frage ich mich sowieso, wie der Aufbau ohne so etwas wie eine Schicht Kleber zusammenhalten soll. Georg
Vielen Dank Georg! Ich habe mich an dieser Anordnung orientiert: https://www.multi-circuit-boards.eu/leiterplatten-design-hilfe/lagenaufbau/starrflex-leiterplatten.html Der Kleber usw wird im Polymide mit drin sein. Ich werde den Lagenaufbau dann eh erstmal noch mit einem/dem Fertiger abstimmen. Wäre ja cool, wenn man sich nicht auf immer an einen Fertiger bindet, sondern der Stack auch generisch produziert werden kann. > Ich rechne das mit externen Tools, Cadence habe ich sowieso nicht. > Meistens verwende ich zur Sicherheit 2 Tools und vergleiche die > Ergebnisse. Welche Tools verwendest du? Ich habe schon erhebliche Unterschiede zwischen den einzelnen Onlinetools gefunden. Am Ende zählt eh das, was der Fertiger nachrechnet, aber man will sich ja auch nicht die Blöße geben und komplett daneben liegen, so dass man dann das Layout komplett nochmal überarbeiten muss.
Arthur schrieb: > Genau darauf bezieht sich ja der zweite Teil meiner Frage. Ich brauche > 50 Ohm single ended und 100Ohm diff. Mit 80µm Leiterzug (und vermutlich 80µm Abstand) und 50µm Dicke kommt man aber eher bei 50Ohm Zdiff und 35Ohm Z0 heraus, deshalb meine Frage. Du musst also nicht so schmale Leiterzüge verwenden. Dicker machen geht ja nicht, wenns ein Flex Aufbau werden soll, da das sonst zu starr wird.
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So könnte ich mein Design starten, oder sind diese Werte wenig nachvollziehbar? Ich würde die Asymmetrie im Cadence jetzt einfach mal ignorieren und die Contraints entsprechend symmetrisch für TOP und BOTOM setzen entsprechend der externen Rechnung.
hmmm, wenn ich deine Werte ins Saturn PCB Design tool eingebe komme ich auf Zdif 67,8 und Z0 40,7Ohm. Das Saturn deckt sich zumeisst halbwegs mit dem, was LP Fertiger nachher ausrechnen. Es ist kein Polar, aber dafür kostet es auch nichts und für ne schnelle Lösung ist das akzeptabel. du musst sehr viel breitere Leiterzüge erstellen um auf die angestrebten 100 Ohm zu kommen. Das würde mir nur gelingen, wenn ich die 80µm Line 300µm Space gegenüber stelle. (Für Kleber und Pi-Coverlay hab ich jetzt auch die 3,4Er angenommen und gehe davon aus, daß die Innenlage die Impedanzkontrollierte wird. Andernfalls wird das nicht zu machen sein mit dem geringen Abstand.
Arthur schrieb: > Welche Tools verwendest du? > Ich habe schon erhebliche Unterschiede zwischen den einzelnen > Onlinetools gefunden. Saturn und ZCalc, aber das ist nur die halbe Miete. Wenn du eine Leiterplatte mit den gewünschten Werten haben willst, musst du sie beim Fertiger mit "kontrollierter Impedanz" bestellen, dann garantiert der dafür und liefert normalerweise auch gedruckte Messprotokolle mit. Der Hersteller wird daher alles tun damit auch aus der Fertigung die richtige Impedanz rauskommt, dazu muss er meistens auch die Werte im Layout wie etwa die Breite leicht modifizieren - sind sie ganz daneben wird er sich melden. Das kostet natürlich Geld, aber ohne kontrollierte Impedanz ist alles unverbindlich und wenn deine Berechnungen nicht stimmen produzierst du halt für die Tonne. Arthur schrieb: > Der Kleber usw wird im Polymide mit drin sein. Was verstehst du unter "mit drin"? Bei FR4 ist es so dass das Prepreg sowohl als Kleber dient als auch zum Ausfüllen der Lücken im Kupfer als auch als Lage zwischen den Kupferlagen. Auch bei normalen Leiterplatten muss die Tatsache, dass die Lücken zwischen den Kupferleitungen gefüllt werden müssen rechnerisch berücksichtigt werden! Dadurch wird die Lage dünner. Bei Polyimid kann das Ausgangsmaterial nur aus einer Polyimid-Folie bestehen mit einer Kleberschicht darauf. Dass die die gleichen Eigenschaften hat wie das Polyimid glaube ich nicht so ohne weiteres, und auch in dem Fall muss man berechnen wieviel vom Kleber zum Lückenfüllen gebraucht wird - in deinem Fall nicht an der GND-Plane, weil die ja keine Lücken hat, aussen aber schon. Das kann übrigens dazu führen, dass die beiden äusseren Lagen unterschiedliche Impedanzwerte ergeben, weil die prozentuale Kupferbedeckung verschieden ist. Dass das dein Problem mit Cadence ist glaube ich aber nicht, dazu müsste Cadence eben das reale Leiterbild in die Berechnung mit einbeziehen. Georg
Arthur schrieb: > So könnte ich mein Design starten, oder sind diese Werte wenig > nachvollziehbar? Man kann so starten. Mein PCB-Kalkulator rechnet für die differentielle Microstrip allerdings nur 90Ω aus. Hast du n solcher Programme, so erhältst du auch n verschieden Ergebnisse. Ist leider so und wurde im Forum auch schon mehrfach diskutiert. Auch speziell zu der Berechnung der differentiellen Impedanz gibt es offenbar verschiedene Ansätze und auch Behauptungen. Oft wird Zdiff = 2* Zodd berechnet - aber das ist nicht durchgängig in allen Tools. Zumindest ist 2*Z0 (also die Impedanz einer Single-Ended-Leitung) nicht gleich Zdiff. Mit deinen Daten für die single-ended MS (w=102µ) rechnet mein Programm Z0=49Ω aus. Mit den Leiterbreiten der diff. Leitung (110µ) sind es für die Microstrip dann Z0=48Ω. Die 18µ Kupferdicke stimmt aber auch nur dann, wenn in der Leiterplatte keine Vias enthält. Denn dann wird aufgekupfert und die 18µ werden schnell zum doppelten. Grundsätzlich sind Z-Leitungen auf Außenlagen nicht besonders genau zu bestimmen, es wird bei der Berechnung quasi davon ausgegangen, dass die zweite GND-Lage unendlich weit entfernt ist, mit Isolation durch Luft mit epsr=1. In der Realität gibt auch das schon eine Ablage. Ähnlich gibt es auch Ablagen durch die Toleranzen, mit der ein Fertiger die Leiterbreiten und die Isolationsdicken fertigen kann. Selbst der Aufbau bei FR4 - es gibt unterschiedliche Glasfasergewebe - hat zumindest Inhomogenitäten zur Folge. Bei einer Flexleiterplatte mag das anders sein, da habe ich keine Erfahrungswerte. Anderseits sind Abweichungen vom idealen Z-Wert selten richtig kritisch. Kritisch ist es dann, wenn Forderungen nach einer Mindestreflexionsdämpfung vorhanden sind. So z.B. bei GBit-Ethernetleitungen. Geht es 'nur' um Signalintegrität innerhalb einer kurzen Distanz und innerhalb einer Leiterplatte / eines abgeschlossenen Systems sind erfahrungsgemäß auch mal 10% Ablage kein Beinbruch. Arthur schrieb: > Ich würde die Asymmetrie im Cadence jetzt einfach mal ignorieren und die > Contraints entsprechend symmetrisch für TOP und BOTOM setzen > entsprechend der externen Rechnung. Die Unterschiede, die Cadence hier an den Tag legt, sind mir auch nicht einleuchtend. Wie aber auch weiter oben schon erwähnt wurden: jedes Tool liefert ein anderes Ergebnis, teilweise deutlich anders. Speziell bei Offset-Striplines nehmen die einen Programme einfach die mittlere Höhe, andere berücksichtigen tatsächlich den Offset. Größtes Vertrauen in genaue Ergebnisse hätte ich in die Polar-Toolkette, aber die ist unbezahlbar im nicht professionellen Umfeld. Meine Zahlen stammen aus dem Programm "ci PCB" (controlled impedance solver for PCB), ein Open-Source Projekt.
Vielen Dank für den umfangreichen Input! Ich habe jetzt direkt bei einem potentiellen Fertiger angefragt. Der müsste ja ohne weiteres mit seinen Folien und Datenblättern den Stack "vorgeben" können und dann auch die entsprechende Leiterbreite. Das kann ich ja dann nochmal mit den diveresen Rechnern vergleichen und dann weiß ich, welchen ich für diesen Fertiger nehmen muss. Zum initialen Cadence Problem habe ich im Cadence Forum einen Post eröffnet und wenn nicht, muss ich mal an den Support herantreten. Muss ich mal schauen, ob die helfen bei einer Hochschullizenz. Aber wieso auch nicht... Vielen Dank an alle!
Arthur schrieb: > Zum initialen Cadence Problem habe ich im Cadence Forum einen Post > eröffnet und wenn nicht, muss ich mal an den Support herantreten. Auch wenn ich das Tool nicht nutze: die Antwort/Erklärung dafür würde mich schon interessieren.
HildeK schrieb: > die Antwort/Erklärung dafür würde mich schon interessieren. Programmierfehler. HildeK schrieb: > jedes Tool liefert ein anderes Ergebnis, teilweise deutlich anders. Sind auch nicht immer die selben Programmierer. Arthur schrieb: > Das kann ich ja dann nochmal mit den diveresen Rechnern vergleichen und > dann weiß ich, welchen ich für diesen Fertiger nehmen muss. Du weißt dann, welche Software dieser Fertiger zur Impedanzberechung nimmt... ;-) Der Witz am Ergebnis ist dann: es funktioniert trotzdem. Denn schon, dass man dran denkt, die Leitungen halbwegs sinnvoll verlegt, keine Stubs und sonstwas reinmacht und andere Signale entfernt hält, ist der eigentliche Schlüssel zum Erfolg.
Arthur schrieb: >> Wenn das Ergebnis einer Berechnung physikalisch nicht sein kann, dann ist >> eben die Berechnung falsch, so einfach ist das. > Genau deswegen meine Frage hier, weil ich bei symmetrischem Aufbau auch > symmetrische Ergebnisse erwarte. Der Aufbau ist doch eben nicht symmetrisch (Kupferlagen der Aussenlagen sind unterschiedlich dick). Hast du die "width" Daten eingegeben? Wenn nein, liegt der Fehler vermutlich darin, dass das Programm nur bei Layer 1 eine Aussenlage erkennt, und bei Layer 3 die Aufkupferung "vergisst". Generell würde ich mal nachfragen, ob ein 4 Layer PCB nicht u.U. günstiger ist, da das eher "Standard" ist.
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Lothar M. schrieb: > HildeK schrieb: >> die Antwort/Erklärung dafür würde mich schon interessieren. > Programmierfehler. Ja, könnte im Einzelfall schon vorkommen. > HildeK schrieb: >> jedes Tool liefert ein anderes Ergebnis, teilweise deutlich anders. > Sind auch nicht immer die selben Programmierer. Und jeder macht andere Fehler? Welcher SW kann man dann noch trauen? Nein, ich denke, viele verwenden vereinfachte Näherungsformeln, aber welche SW nimmt die Theorie der Felder und Wellen ernst?
Joe F. schrieb: > Der Aufbau ist doch eben nicht symmetrisch (Kupferlagen der > Aussenlagen sind unterschiedlich dick). Wie kommst du darauf? Alle Cu-lagen sind 18 µ dick. Was weisst du was wir nicht wissen? Georg
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