Hallo, ich habe ein paar Verständnisfragen zu Ethernet 10G/40G MAC+PCS+PMA (802.3 clause 44-49 und clause 80-82). Hintergrund ist, dass ich ein Gerät entwickeln möchte, welches ohne Hardwareänderung (bzw. nur durch Änderung des (Q)SFP-Moduls) in einem optischen 40G oder 10G Netz betrieben werden kann. Der MAC+PCS läuft dabei auf einem FPGA, dann gehts von dessen SerDes zu einem QSFP+ (Cage). So wie ich es verstanden habe, ist 40G auf dem Übertragungsweg gleich 4x10G verteilt auf 4 verschiedene Wellenlängen. Es gibt Breakout Kabel QSFP+ <-> 4xSFP+ bzw. auch QSFP+ <-> SFP+ (z.B hier in der Tabelle ganz unten https://www.cisco.com/c/en/us/products/collateral/interfaces-modules/transceiver-modules/data_sheet_c78-660083.html ). Mir geht es nun darum, zu verstehen, was ich im FPGA ändern muss, damit mein dort vorhandener 40G MAC+PCS Pfad für 4x10G anwendbar ist. Der 40G MAC selbst hat entsprechend Standard einen 312.5 MHz Takt und einen 128 bit Datenbus (bzw. Standard ist 64 bit DDR). Für TX kreiert er zusammen mit dem Reconciliation Sublayer einen Ethernet-PHY kompatiblen Datenstrom, fügt also den Daten Interframe Gap, Preamble und SFD hinzu. Das geht zur PCS, diese macht einiges Coding, verteilt die Daten in 64-Bit-Blöcken auf 4 Lanes und fügt noch einige Synchronisationscharakter ein. In RX werden die eingehenden 4 Lanes durch die PCS synchronisert und dem MAC wieder mit IFG, Preamble, SFD zur Verfügung gestellt. Für die Verwendung in einem 4x10G-Szenario stellen sich mir nun folgende Fragen: 1. So wie ich es verstehe, wird der gesamte 40G-Strom auf 4 Lanes verteilt, d.h. inklusive IFG, Preamble, SFD. Bei 4x10G bräuchte meinem Verständnis nach jede Lane ihren eigenen IFG, Preamble, SFD. Es ist also nicht damit getan, dass ich an der 40G MAC-Nutzerschnittstelle einfach nur die 128 bit Daten in 4x32 bit Daten logisch aufteile, sondern ich brauche 4 echte 10G MACs, die mit jeweils 32 bit gefüttert werden. Richtig oder falsch bzw. kann man es besser machen? 2. Nehme ich nun 4 10G MACs und multiplexe die Daten an der 40G PCS-Schnittstelle, kann ich mir sicher sein, dass die Daten desselben MAC immer auf der gleichen Lane verschickt werden, also z.B. die ersten 32 von 128 Bit am PCS-Interface immer auf Lane 0? Bzw. kommt die PCS überhaupt damit klar, dass sie dann 4 unabhängige Ethernetframes codiert, also 4xIFG, Preamble, SFD parallel? Kurz gesagt, brauche ich auch noch eine andere PCS? 3. Die 40G PCS fügt Lane-Synchronisationscharakter ein. Wenn an der Gegenstelle nun eine "echte" 10G PCS hängt, kommt die damit klar und ignoriert sie? 4. Sind die Breakout-Kabel universell einsetzbar oder haben die noch irgendwelche Intelligenz drin? Hat jemand so eines erfolgreich in Betrieb? 5. Gibt es weitere Stolpersteine, an die ich noch denken sollte? Vielleicht hat jemand Erfahrung damit und möchte sie teilen.
Beitrag #5882679 wurde von einem Moderator gelöscht.
Das weiß niemand. Aktuell wurden erst die 5G-Frequenzen versteigert. Bis 10G oder 40G sind wir schon längst in Rente.
VHDL hotline schrieb im Beitrag #5882675: > So wie ich es verstanden habe, ist 40G auf dem Übertragungsweg gleich > 4x10G verteilt auf 4 verschiedene Wellenlängen. Es gibt verschiedene Verfahren mit 1-4 Faserpaaren.
A. K. schrieb: > Es gibt verschiedene Verfahren mit 1-4 Faserpaaren. Ja, und grundsätzlich multiplext das QSFP+ soweit mir bekannt 4 Wellenlängen, die dann über mehrere oder eine Faser übertragen werden. Aber für den Pfad im FPGA sollte das keine Rolle spielen.
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