SAMC21 PLL lockt nicht

[Daniel H. (Gast)]

Ich versuche gerade die DPLL des SAMC21 Controllers von Microchip 
(Atmel) in Betrieb zu nehmen.

Ich generiere mit dem internen 32k Oszillator eine Clock auf dem Generic 
Clock Generator 8 (GCG8).
Diese Clock möchte ich gerne als input für den DPLL des Controllers 
verwernden.
Die GCG8 funktioniert auch soweit denn wenn ich den GCG8 mit z.B. einem 
Timer verwende dann funktioniert dieser.

Jetzt kommt aber das Problem das eben dieser GCG8 auch von dem DPLL 
genutzt
werden soll damit ich daraus eine belibige Frquenz ezeugen kann.

Hier mein Code denn ich nutze:

void clock::config_oscctrl_dpll()
{
  OSCCTRL->DPLLCTRLA.bit.ONDEMAND = false;
  OSCCTRL->DPLLCTRLA.bit.RUNSTDBY = false;
  
  //DPLL Source
  OSCCTRL->DPLLCTRLB.bit.REFCLK = 2;
  
  //use generic clock 8
  clock::config_gclk_perf_clock(0,8,1,0);

  OSCCTRL->DPLLCTRLB.bit.DIV = 1;
  
  OSCCTRL->DPLLRATIO.bit.LDR = 1;
  
  OSCCTRL->DPLLRATIO.bit.LDRFRAC = 0;
  
  OSCCTRL->DPLLCTRLA.bit.ENABLE = true;
  
  //wait until enable is sync with input clock
  while((OSCCTRL->DPLLSYNCBUSY.bit.ENABLE));
  
  //wait until clock is stable
  while(!(OSCCTRL->DPLLSTATUS.bit.LOCK));
}

void clock::config_gclk_perf_clock(uint8_t clock, uint8_t source, bool enable, bool writelock)
{
  int reg = 0;
  
  //Clock Generator
  reg = source;
  
  //Enable
  reg |= (enable << 6);
  
  //Write Lock
  reg |= (writelock << 7);
  
  //write register
  GCLK->PCHCTRL[clock].reg = reg;
}

jemand eine Idee warum der DPLL nicht lockt?

[Jörg W. (dl8dtl) (Moderator)]

Weiß nicht, ob es vergleichbar ist. Das hier habe ich in einer 
SAML21-Demo stehen:

/**
 * @brief Configure clock for timers
 *
 * This configures the DPLL to run at 48 MHz, post-scaled to 12 MHz.
 */
static void timer_clk_init(void)
{
    // Routing the reference and timing clock for FDPLL from generator 1
    GCLK->PCHCTRL[2].reg = GCLK_PCHCTRL_GEN(1) | GCLK_PCHCTRL_CHEN;
    GCLK->PCHCTRL[1].reg = GCLK_PCHCTRL_GEN(1) | GCLK_PCHCTRL_CHEN;
    OSCCTRL->DPLLCTRLB.bit.REFCLK = 0; // XOSC32K

    // Set multiplication ratio
    OSCCTRL->DPLLRATIO.reg = OSCCTRL_DPLLRATIO_LDR(DPLL_LDR) |
        OSCCTRL_DPLLRATIO_LDRFRAC(DPLL_LDRFRAC);
    while (OSCCTRL->DPLLSYNCBUSY.bit.DPLLRATIO) {}
    OSCCTRL->DPLLPRESC.bit.PRESC = DPLL_PRESCALER;
    while (OSCCTRL->DPLLSYNCBUSY.bit.DPLLPRESC) {}
    OSCCTRL->DPLLCTRLA.bit.ENABLE = 1;
    while (OSCCTRL->DPLLSYNCBUSY.bit.ENABLE) {}
    OSCCTRL->DPLLCTRLA.bit.ONDEMAND = 0;
    // wait for lock
    while (!OSCCTRL->DPLLSTATUS.bit.LOCK) {}

    // Switch generic clock generator 2 to DPLL 1 MHz
    GCLK->GENCTRL[2].reg = GCLK_GENCTRL_DIV(0) |
        GCLK_GENCTRL_SRC(GCLK_GENCTRL_SRC_DPLL96M_Val) |
        GCLK_GENCTRL_GENEN | GCLK_GENCTRL_OE;
}

[Daniel H. (Gast)]

Danke Jörg für die schnelle Antwort.

Dein Beispiel benutzt als quelle einen externen 32k Oszillator.

Außerdem wird der Takt der Generic Clock 1 and beide clock teile des
DPLL geschickt:
GCLK_DPLL
GCLK_DPLL_32K

Könnte mein Problem damit zusammen hängen das ich die Generic CLock 8 
gewählt habe?

[Jörg W. (dl8dtl) (Moderator)]

Daniel H. schrieb:
> Könnte mein Problem damit zusammen hängen das ich die Generic CLock 8
> gewählt habe?

Könnte. Musst du nochmal im Datasheet gucken. Ich glaube mich zu 
erinnern, dass manche der Clocks fest vorgegeben sind, wo sie hingelegt 
werden müssen, aber die Details habe ich gerade nicht so in Erinnerung.

[Daniel H. (Gast)]

Hallo zusammen,

ich hab das Problem auch mal bei dem AVR Freaks gestellt und hier kam 
der entscheidende Tip.

Die PLL kann nur Ausgangsfrequenzen zwischen 48 MHz und 96 MHz erzeugen. 
Das ist auch der Grund warum hier dann kein Lock statt finden kann.

Hab den LDR auf 1499 gesetzt und damit 48MHz erzeugt.
32kHz * (1499 + 1) =  48MHz.

Danke nochmal an Jörg für die Hilfe.