Stimulus Signal einmalig verzoegern (Testbench)

[Mark W. (kram)]

Hallo,

ich frage mich gerade, wie ich ein kontinuierliches Signal oder Takt 
einmalig am Beginn der Simulation verzoegern kann. Und zwar nicht 
Taktabhaengig.
So generiere ich es mir derzeitig:

   FCLK <= '0', '1' after 3 ns, '0' after 15 ns, '1' after 27 ns, '0' after 39 ns, '1' after 51 ns;

Ich benoetige also ein Signal mit 24 ns Periode, aber starten soll es 
erst nach 3 ns, mein Takt hat eine Periode von 4 ns.
So geht es jedenfalls nicht:

   Frame : PROCESS
   wait for 3 ns;
   BEGIN
   FCLK <= '1'; wait for 12 ns;
   FCLK <= '0'; wait for 12 ns;
   END PROCESS;

Wo koennte ich die 3 ns Verzoegerung einbauen?

[Mark W. (kram)]

Ich habe mir jetzt wie folgt geholfen:

   Frame : PROCESS
   BEGIN
   FCLK <= '0'; wait for 3 ns;
   FCLK <= '1'; wait for 12 ns;
   FCLK <= '0'; wait for 9 ns;
   END PROCESS;

Geht auf jeden Fall, waere nur schoen, wenn man das irgendwie auch 
trennen koennte. Also die Verzoegerung vom eigentlichen Signal.

[FPGA zum Spass (Gast)]

So sollte es gehen:
(Syntaxcheck ungeprüft)

Frame : PROCESS
BEGIN
   FCLK <= '0'; 
   wait for 3 ns;
   while (true) loop
      FCLK <= not FCLK; 
      wait for 12 ns;
   end loop;
END PROCESS;

Wobei ich die erste Zuweisung weglassen würde und stattdessen das Signal 
auf 0 Initialisieren würde, aber das ist Geschmackssache.

[Mark W. (kram)]

FPGA zum Spass schrieb im Beitrag #5928415:
> So sollte es gehen:
> (Syntaxcheck ungeprüft)

Ja, geht auch so.
>
>

> Frame : PROCESS
> BEGIN
>    FCLK <= '0';
>    wait for 3 ns;
>    while (true) loop
>       FCLK <= not FCLK;
>       wait for 12 ns;
>    end loop;
> END PROCESS;
>

>
> Wobei ich die erste Zuweisung weglassen würde und stattdessen das Signal
> auf 0 Initialisieren würde, aber das ist Geschmackssache.

Hab ich dann jetzt zwei Schreibweisen.

[Duke Scarring (Gast)]

Mark W. schrieb:
> ich frage mich gerade, wie ich ein kontinuierliches Signal oder Takt
> einmalig am Beginn der Simulation verzoegern kann. Und zwar nicht
> Taktabhaengig.
Dafür gibt es das transport-Keyword:

library ieee;
use ieee.std_logic_1164.all;

entity transport_test is
end entity transport_test;

architecture test of transport_test is

    signal FCLK         : std_ulogic;
    signal FCLK_delayed : std_ulogic;

begin

    Frame : PROCESS
    BEGIN
        FCLK <= '1'; wait for 12 ns;
        FCLK <= '0'; wait for 12 ns;
    END PROCESS;

    FCLK_delayed <= transport FCLK after 3 ns;

end architecture test;

Duke