Guten Tag, sitze momentan an der kniffligen Aufgabe den C167CR mit einem CY62148E RAM-Baustein zu verbinden. Leider bin ich in der Mikrorechentechnik nicht gut bewandern und habe somit noch einige Verständnisprobleme. Folgende Vorgaben sind gegeben: -Es sollen die 8 niederwertigen Pins P0L.0-P0L.7 -Die 16 niederwertigen Adressleitungen P1L.0/A0-P1L.7/A7 und P1H.0/A8-P1H.7/A15 -Die höchstwertigen Adressleitungen P4.0A16-P4.7A23 von der CPU benutzt und mit dem Ram verbunden werden. Zum Generieren des CE-Signals, soll ein Decoder genutzt werden, welcher mit anderen nicht genutzten Adressleitungen des Mikroprozessors verbunden ist. Bisher bin ich mir sicher, dass die 8 Anschlüsse des Ram I/O0-I/O7 mit den Prozessoranschlüssen P4.0A16-P4.7A23 verbunden werden. Meine Fragen zu der Thematik sind folgende: -Welchen unterschied gibt es zwischen Pins und Adressleitungen? -Welche Parameter muss man kennen und wie anwenden, um die korrekten Anschlüsse zu verbinden? Reicht es aus Low-Anschlüsse und High Anschlüsse miteinander zu verbinden? Dank und Gruss Noxi87
Du musst die IO-Pins des Rams mit den D-Pins des Kontrollers verbinden (P0Lx). Die Adresspins des Rams kommen dann an die anderen Anschlüsse. Bei beiden kannst du die Reihenfolge verwürfeln.
Daniel V. schrieb: > Guten Tag, > > sitze momentan an der kniffligen Aufgabe den C167CR mit einem CY62148E > RAM-Baustein zu verbinden. Leider bin ich in der Mikrorechentechnik > nicht gut bewandern und habe somit noch einige Verständnisprobleme. > so haben wir das vor 23 Jahren im Spätsommer 1996 gelöst (und so schaut der Schaltplan auch aus....). Paß es an Deine Anforderung an. > Folgende Vorgaben sind gegeben: das sollte nun einfacher sein. > -Es sollen die 8 niederwertigen Pins P0L.0-P0L.7 > -Die 16 niederwertigen Adressleitungen P1L.0/A0-P1L.7/A7 und > P1H.0/A8-P1H.7/A15 > -Die höchstwertigen Adressleitungen P4.0A16-P4.7A23
Hallo, die Antworten haben mir sehr geholfen!Vielen Dank! Leider hagt es noch mit dem Aufbau des Decoders. In aller Regel sind die Ausgänge des Decoders High-Signale und der /CE ein Low Signal. Habe mir einige Schaltungen angeschaut und mir ist aufgefallen, dass in vielen fällen die 8 I/O Signale als CS-Ausgänge genutzt und einige Low-Signale von der CPU als Ausgangsaktivierung benutzt werden. Nur wie kann ich damit den CE generieren? Wie würdet ihr den Decoder aufbauen? Gruß Noxi
Nur Vermutung: wenn ich so Sachen wie AD0..AD15 am Controller sehe - gehört da nicht noch ein Adresslatch hin?
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Bearbeitet durch User
Wozu noch ein Dekoder wenn es nur um ein einziges /CS geht?
Ok, Latch braucht der wohl nicht. CS: bei nur einem RAM-Baustein entbehrlich. Ansonsten gibts die 74xx138 in allen Bauteilreihen mit L-aktiven AUsgängen.
H.Joachim S. schrieb: > Nur Vermutung: wenn ich so Sachen wie AD0..AD15 am Controller sehe > - > gehört da nicht noch ein Adresslatch hin? Nein. IIRC war der CR167 mit ein paar Widerständen an div. Leitungen (Datenbus?) schon beim Booten recht flexibel konfigurierbar und da lies sich ein getrennter Adress/Datenbus einstellen. wie Du an meiner Schaltung siehst sind auch die /CS durchaus ohne externem Dekoder möglich solange es überschaubar war....
ich bin auch hängen geblieben bei diese B-aufgabe (aufgabe5)
jackson schrieb: > ich bin auch hängen geblieben bei diese B-aufgabe (aufgabe5) Tja.... dann ist sie wohl zu schwer für Dich. Aber bleib nur geduldig genug, irgendwer der Reflexhelfer wird Dir gleich zur Seite springen und trotz keiner Frage Deinerseits eine Antwort hervorzaubern.
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