Hi,
Ich will für den Analog Device Pluto, den TX-Datenbus alle Leitungen
miteinander OR-Verknüpfen und das Ergebnis an einen extra Pin ausgeben.
Meine HDL-Kentnisse sind sehr gering. Den Verilog-Artikel habe ich mir
schon zu gemüte geführt.
Die Buildumgebung läuft, jetzt hänge ich an dem Verilog-Code und zwar
dass der Verilog-Code ohne Fehler synthetisiert wird.
Die Fehlermeldung lautet:
1 | ERROR: [Synth 8-2576] procedural assignment to a non-register out is not permitted [/home/marco/plutosdr-fw/hdl/projects/pluto/system_top.v:49]
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Das gesamte Modul:
1 | module pptlogik ( output out,
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3 | output tx_clk_out,
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4 | output tx_frame_out,
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5 | output [11:0] tx_data_out,
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7 | input tx_clk_in,
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8 | input tx_frame_in,
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9 | input [11:0] tx_data_in);
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10 |
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11 | always @(posedge tx_clk_in)
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12 | ERROR: assign out = tx_data_in[0]|tx_data_in[1]|tx_data_in[2]|tx_data_in[3]|tx_data_in[4]|tx_data_in[5]|tx_data_in[6]|tx_data_in[7]|tx_data_in[8]|tx_data_in[9]|tx_data_in[10]|tx_data_in[11];
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13 |
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14 | assign tx_clk_out = tx_clk_in;
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15 |
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16 | assign tx_frame_out = tx_frame_in;
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17 | assign tx_data_out = tx_data_in;
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18 |
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19 | endmodule
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Im Anhang ist auch die gesamte Verloig-Code in dem das Modul eingebunden
ist.
Gruß Marco