Hallo,
> Das ist keine Programmiersprache
Das ist mir bewusst, ich mache den Job nicht erst seit gestern ;)
> Warum auch immer eine Variable?!
Das ist (aus meiner Erfahrung) gängige Praxis und wird, wenn ich mich
nicht irre, sogar im Xilinx Synthesis Guide so vorgeschlagen. Ich hätte
ein Generate mit einem Signal machen können, aber das macht a) keinen
Unterschied und b) hat es mit der Fragestellung nichts zu tun.
> wieso std_ulogic_vector und nicht std_logic_vector
Ich arbeite, wenn ich es nicht bewusst anders benötige (zB Tristates),
immer mit ulogics. Imo ist es sogar "richtiger", weil zwei Treiber auf
einem Signal mmn nicht aufgelöst sein müssen. Es erleichtert mir die
Arbeit.
Ob mit real gerechnet und auf int gecastet oder direkt mit Integer
gerechnet macht keinen Unterschied. Das Ergebnis ist auch richtig, ich
wundere mich nur über die Warnung.
Viele Grüße
Achim