Du musst bei allen(!) Signalleitungen die schnelle Signalwechsel führen
(Und schnell meint in diesem Sinne ab ca. 150kHz, somit eigentlich alle
Signalleitungen mit Logicpegeln) eine ungestörte Referenzlage mitführen,
wenn du nachher beim EMV Test nicht das böse erwachen haben willst.
Natürlich kann man sein Design auch so machen, daß man von dieser Regel
abweicht, allerdings geht das nur mit viel Erfahrung und einem guten
Simulator (der nicht nur einen Haufen Asche kostet sondern auch bedient
werden will).
Das einfachste ist daher 2 Grundlegende Maßnahmen anzuwenden: unter
diesen Leitungen muss eine durchgehende Fläche sein, als Bezugsfläche.
Das muss hingegen nicht unbedingt GND sein, VCC ist ebenso dafür
verwendbar. (Das bedeutet: Wenn du zwischen dem Signallayer und der GND
Plane eine VCC plane hast, dann darf die ebenfalls nicht zersplittet
sein, da sie in dem Fall als Referanzlage wirkt)
2. Wenn du die Signallage wechselst (z.B. von Top auf Bot) muss auch der
Rückstrom die Bezugslage wechseln können. d.h. neben die Signallayervias
auch immer GND Vias setzen, wenn der Wechsel zwichen GND und VCC Plane
erfolgt einen kleinen Kondensator (pF- nF) setzen, damit der Rückstrom
diesen möglichst niederimpedant folgen kann.
Weiter gilt: was jenseits der Referenzlage geschieht "sieht" das Signal
nicht. Du kannst also durchaus Signallayer - Planelayer - Signallayer -
Planelayer bauen. Wenngleich dieser Aufbau untypisch, da unsymetrisch
ist. Das bringt neben evtl Problemen bei der LP Fertigung vor allem bei
größeren Platinen Probleme mit Verwinden und Verwölben , vor allem beim
Löten.