Hi, ich bin gerade etwas verwirrt vom Datenblatt des LTC2324-14[1]. Konkret interessiert mich eigentlich, wie lange der Sample-Kondensator mit dem Analogeingang verbunden ist. Ist das nur, während der CNV-Eingang High ist (das wären 30ns), oder ist das die als "Sampling Aperture" bezeichnete Spec (das wären 250ns)? Ich denke letzteres, aber was mich dann völlig verwirrt ist der Text auf Seite 16 vs. der Zeichnung auf Seite 15. Da steht nämlich > The LTC2324-14 operates in two phases. During the ac- > quisition phase, the sample capacitor is connected to the > analog input pins AIN+ and AIN – to sample the differential > analog input voltage [...] > During the conversion phase, the 15-bit CDAC is sequenced [...] Und dann sind in der Zeichnung "CONVERT" und "ACQUIRE"-Phasen eingezeichnet, die in der umgekehrten Reihenfolge stattfinden. Ist die Zeichnung falsch oder missverstehe ich da etwas? Viele Grüße, Sven ______________ https://www.analog.com/media/en/technical-documentation/data-sheets/232414f.pdf
Gast
#6020464
Sven B. schrieb: > Ist das nur, während der CNV-Eingang High ist (das wären 30ns), Nein. > oder ist das die als "Sampling Aperture" > bezeichnete Spec (das wären 250ns)? Genau. Sampling Aperture (tACQUISITION = tCYC – tCONV). Also Aquisition beschieht kontinuierlich den kompletten Zyklus, außer in der Conversion Time. Sven B. schrieb: > der Text auf Seite 16 Von dem Text hast du den wichtigen Teil überlesen / nicht zitiert; "A falling edge on the CNV pin initiates a conversion." Sven B. schrieb: > Und dann sind in der Zeichnung "CONVERT" und "ACQUIRE"-Phasen > eingezeichnet, die in der umgekehrten Reihenfolge stattfinden. Nach fallender Flanke an CNV startet die Conversion von Sample N. Wenn diese abgeschlossen ist wird gleichzeitig: A) Der Wert von Sample N an SDOA/SDOD ausgegeben und B) die Aquisition von Sample N+1 begonnen (welche laut Diagram mit steigender CNV Flanke dann abgeschlossen wird)
Ach so, es ist ingesamt so, dass der Sample-Kondensator vor dem CNV-Puls mit dem Eingang verbunden ist, ja? Sodass zwischen den CNV-Pulsen für Sample n und n+1 das Sample n digitalisiert wird, aber der Sample-Kondensator für n+1 aufgeladen? Dann macht das alles etwas mehr Sinn ...
Gast
#6020485
Ja Sven, so verstehe ich das gelesene aus dem Datenblatt.
Ok, danke! Bleibt noch ein bisschen die Frage offen, ob man genauer eingrenzen kann, in welchem Zeitfenster das eigentlich ist. Im Timing-Diagramm sieht es so aus, als ob es mit dem Start der Clock auf SCK zusammenhängt, und von der ersten Flanke auf SCK bis zur steigenden Flanke von CNV dauert. 16 Taktflanken bei 50 MHz sind 320 ns, das passt schon so ungefähr zu der Sampling Aperture von 250 ns.
Gast
#6020501
Sven B. schrieb: > Im Timing-Diagramm > sieht es so aus, als ob es mit dem Start der Clock auf SCK > zusammenhängt, und von der ersten Flanke auf SCK bis zur steigenden > Flanke von CNV dauert. In meinen Augen nicht. Die Conversion startet mit der fallenden Flanke auf CNV. Und sobald sie zuende ist - wird der Kondensator wieder auf den Eingang geschaltet (d.h. die Acquisition startet) - und wird das erste Datenbit an den Ausgang gelegt. Danach kann dann der Nutzer die Daten abholen und SCK toggeln. Wann er das tut entscheidet er selbst, die Acquisition läuft dabei ständig durch. Und zwar so lange, bis CNV wieder auf high geht.
Ok. Das heißt effektiv, relevant für den Wert des Samples ist die Spannung am Eingang in den ~15 RC-Zeitkonstanten des Samplekondensators (das sind insgesamt ca. 2.3ns, wenn man sich das Ersatzschaltbild anschaut) vor der steigenden Flanke des CNV-Pulses. Vermutlich etwas mehr wenn der externe Treiber keine perfekte Spannungsquelle ist. Danke! Viele Grüße, Sven
Ja, das wird nach der fallenden Flanke von #CNV umgewandelt. Und da sollte Ruhe sein für einige ns. Siehe im Datenblatt auch die Step Response.
Gast
#6020718
Sven B. schrieb: > Das heißt effektiv, relevant für den Wert des Samples ist die > Spannung am Eingang in den ~15 RC-Zeitkonstanten des Samplekondensators 15 Zeitkonstanten kommt mir etwas viel vor, weil e^15 = 2^22 - das ist aber nur ein ADC mit 14 Bit Auflösung, der muss also nicht bis auf 22 Bit Genauigkeit einschwingen. Der tatsächliche Abtastzeitpunkt ist das Ende der Acqisition-Phase - also die steigende Flanke von CNV plus 500ps Aperture Delay (+- 1ps Aperture Jitter). Der ADC misst also den Momentanwert 500ps nach der steigenden CNV-Flanke. Aber damit zu diesem Zeitpunkt der Momentanwert "richtig" ist muss die Spannung am S&H-Kondensator der Spannung am ADC-Eingang entsprechen. Und um das sicherzustellen braucht es eine vorherige Mindestlänge der Acquisition-Phase von ~10 Zeitkonstanten (e^10 >= 2^14). Wobei der nicht ideale ADC-Treiber in die tatsächliche Zeitkonstante mit eingeht.
Das stimmt, da ist ein Faktor ln(e)/ln(2) dazwischen. Was ich noch ein bisschen schade finde, ist dass ich nicht sehe wo im Text so wirklich klar steht, dass die steigende Flanke von #CNV das Ende der Acquisition-Phase ist. Da stehen nur so Dinge wie > A rising edge on CNV will start sampling and the falling edge > starts the conversion and readout process. Was heißt denn nun "start sampling"? Und vorne steht noch zu #CNV > This pin, when high, defines the acquisition phase. Meh. Naja, es wird schon so sein wie diskutiert.
Gast
#6020917
Sven B. schrieb: > wo im Text so wirklich klar steht, > dass die steigende Flanke von #CNV das Ende > der Acquisition-Phase ist. Da stehen nur so Dinge wie > >> A rising edge on CNV will start sampling (...) > > Was heißt denn nun "start sampling"? "Start sampling" meint das Ende der "acquisition phase". Das Sampling ist der Zeitpunkt zu dem der Kondensator von der Eingangsstufe getrennt wird und so der Momentanwert des Eingangs als im Kondensator gespeicherte Ladung gesampled / übernommen wird. Das ist der tatsächliche Abtastzeitpunkt von dem Achim spricht.
Ah, okay. Wenn man es so versteht, macht es Sinn. Prima, damit kann ich arbeiten. Danke an alle!