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Forum: FPGA, VHDL & Co. Anfängerfragen zu Warnungen (Vivado Artix7 Basys3)


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von Joern DK7JB .. (moin)


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Hallo
ich habe ein kleines Anfängerprojekt geschrieben und versuche die 
Warnungen, die mir angezeigt werden, zu verstehen. Als Bild habe ich die 
Warnungen angehängt, ebenso wie das Projekt.
Es blinkt eine LED, sonst passiert nichts. Was besagen die Warungen? 
Muss ich sie beachten und wie bekomme ich sie weg?

von Christian R. (supachris)


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Naja, steht ja alles da. Du brauchst noch ein Constraints file. XDC ist 
das. Darin solltest du mindestens die Taktfrequenz angeben (1. Warnung) 
und dann welche Spannung die Bank 0 hat, 2. und 3. Warnung. Wie genau 
steht ja da. Die Sachen kannst du vielleicht auch aus einem Beispiel für 
das Basys kopieren.

von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Christian R. schrieb:
> Du brauchst noch ein Constraints file. XDC ist das.
Seltsam ist allerdings, dass die Toolchain angesichts der blinkenden LED 
doch zumindest den Takteingang und den LED-Ausgang "getroffen" hat.

Fazit: irgendwas passt mit dem Constraints File oder dessen Einbindung 
ins Projekt nicht ganz.

von Tobias B. (Firma: www.elpra.de) (ttobsen) Benutzerseite


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Lothar M. schrieb:
> Seltsam ist allerdings, dass die Toolchain angesichts der blinkenden LED
> doch zumindest den Takteingang und den LED-Ausgang "getroffen" hat.

Es sieht auf jedenfall mal nicht so aus als waere das zufaellig 
getroffen worden. Sonst wuerden da noch Warnings sein, dass 
entsprechende Pins keine Location Constraints haben.

Evtl. sind durch Auswahl des Eval Boards schon Clock und LED Pins 
definiert.

von Christian R. (supachris)


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Lothar M. schrieb:
> Christian R. schrieb:
>> Du brauchst noch ein Constraints file. XDC ist das.
> Seltsam ist allerdings, dass die Toolchain angesichts der blinkenden LED
> doch zumindest den Takteingang und den LED-Ausgang "getroffen" hat.
>
> Fazit: irgendwas passt mit dem Constraints File oder dessen Einbindung
> ins Projekt nicht ganz.

Stimmt, das xdc File wird da sein, aber da drin fehlt ziemlich 
offensichtlich das "create_clock" und die VCC0 Config.

So in etwa müsste das dann aussehen:
set_property CONFIG_VOLTAGE 3.3 [current_design]
set_property CFGBVS VCCO [current_design]
...
create_clock -period 10.000 -name CLK -waveform {0.000 5.000} [get_ports CLK_IN]

Aber natürlich angepasst an dein Board, also NICHT einfach 
abschreiben. ;)

: Bearbeitet durch User
von C. A. Rotwang (Gast)


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>Seltsam ist allerdings, dass die Toolchain angesichts der blinkenden LED
>doch zumindest den Takteingang und den LED-Ausgang "getroffen" hat.


Steht doch alles da, nix mit seltsam.
Es meckert lediglich die Synthese (Siehe Angabe zu Begin der Warning) 
als einer der ersten Schritte das es die Constraints nicht findet. 
Synthese, die lediglich die Hochsprache in eine (Gatter-)Netzliste 
übersetzt, braucht aber genaugenommen keine location constraints. Die 
braucht erst das placement tool , was nach der Synthese gestartet wird. 
(Siehe "Implementation" bei den nächsten Log-einträgen.

Das ist halt der Nachteil eine Hit-OneButton toolchain im Vergleich zu 
einem makefile-flow, dem Anwender ist die Reihenfolher der 
Compileschritte und der Zeitpunkt des Einlesens der verschiedenen files 
nicht bewusst.

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