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Forum: Platinen Thermalpads fuer Via, ist das moeglich? Eagle5.12


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von Gert P. (gertp)


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Hallo,
ich weiss, dass man sowas nicht machen sollte: Vias in Pads, und das 
auch noch in der GND-Plane, das loetet sich besonders beschissen bei 
Platinen mit 1 mm Staerke. Da das ein Einzelstueck wird und manuell 
geloetet, sehe ich das nicht so verbissen.
Bevor ich das bei JLCPCB einstelle:
Gibt es eine Moeglichkeit im Adler 5.12, Vias problems mit Thermals zu 
versehen?
Alternativ koennte ich an jeden betreffenden Pin ein zusaetzliches Pad 
oder Solpad drantun, das artet dann jedoch richtig in Arbeit aus, und 
das wollte ich vermeiden ...

Danke und
Gruesse Gert

: Bearbeitet durch User
von Jens M. (schuchkleisser)


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Nicht in Pads, weil das Pad als Rechteck das Via überdeckt.

von Gtx F. (gtx-freak)


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Wie gesagt, für Serienfertigung haben vias in Pads nicht zu suchen weil 
die schmelzende Lotpaste durch den Kapilareffekt von dem SMD Bauteil 
weggeworfen wird und dann da ggf fehlt.

OK, bei Deiner Bastellösung ist das egal, aber wozu brauchst du thermals 
in den (auf der TOP Seite) SMD Pads, die sind doch so klein das die fast 
keine Wärme aus der Löstelle ziehen, das thermal brauchst Du auf der BOT 
Kupferfläche, darüber würde doch die Hitze weggeführt werden und da ist 
das doch einfach eine Einstellung im Polygone.
Blende Mal den Layer 1 aus, dann kannst du das besser sehen.

: Bearbeitet durch User
von Gustl B. (-gb-)


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Ich verwende auch sehr oft Via in Pad und bestücke auch von Hand. 
Funktioniert wunderbar.

Zu den Thermals:
Ich glaube Gert meint Thermals nur an einer Via in eine Lage. Das hat 
nichts mit in Pad oder nicht zu tun.
Ich habe das jetzt selber auch nicht gefunden in (dem aktuellen) Eagle, 
also die Frage nochmal klar formuliert:

Kann man bei Eagle einstellen, dass zwischen einer Lage/Polygon und 
einem Via (gleiches Signal) Thermals entstehen?

Ich gehe von Top mit einem Via zur Masselage. Dann sind um das Via herum 
in der Masselage keine Thermals - und zwar egal ob bei dieser 
Lage/Polygon Thermals eingeschalten sind oder nicht.

Edit:
Bildchen!
Man kann schön sehen, dass die Einstellung Thermals bei einem Polygon 
nur die Pads beachtet. Um Vias herum werden aber keine Thermals 
angelegt. Bei der Massenlage habe ich auch eine SMA-Buchse drinnen, da 
ist zu sehen, dass sehr wohl Thermals um die Bohrungen für die GND 
Anschlüsse angelegt werden. Aber für Vias, die ja auch nur Bohrungen mit 
Durchkontaktierung sind nicht. Tja ... komisch.

: Bearbeitet durch User
von Gert P. (gertp)


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Danke fuer die Meldungen - habs hinbekommen. Ist etwas muehsam.
Hab in der Bibliothek SOLPAD ein neues Pad mit 0,4mm angelegt. Das muss 
nun zusaetzlich an jedes Bauelement angefuegt werden. Dann noch ein 
vernuenftiges *.dru File laden und etwas mit den Parametern von poly 
spielen. Voila, nicht mal der DRC meckert.

von Gustl B. (gustl_b)


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Du hast dir jetzt also die Via ins Bauteil eingebaut? Ja dann wird das 
wie ein bedrahtetes Bauteil behandelt. Nur eben noch mit zusätzlichen 
SMD pads.

von Gert P. (gertp)


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Gustl B. schrieb:
> Du hast dir jetzt also die Via ins Bauteil eingebaut? Ja dann wird das
> wie ein bedrahtetes Bauteil behandelt. Nur eben noch mit zusätzlichen
> SMD pads.

Nein, extra eingefuegt, siehe die roten Stubs in Test.png

Du bringst mich auf eine Idee: Noch ist das Via ein zusaetzliches 
Bauteil. Werds mal in der Libary als Komplettbauelement versuchen, kommt 
doch ab und zu mal vor ...

von Gert P. (gertp)


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Ich mache mal die Ingrid und weiter mit dem fast nutzlosen Wissen:

Variante 1 - Mecker vom DRC, dann muss man wissen, was man tut.
Variante 2 - besser, sieht jedoch unmoeglich aus. Ein 0815-R mit drei 
Anschluessen. Gibt dann Mecker vom Publikum.
Variante 3 - am besten handhabbar. Beide Pins uebereinander. Setzt 
jedoch Disziplin voraus, (weil auch schlechter Stil) ich kann nicht 
einfach ein Wire anschliessen, sondern muss das Bauteil auf ein Wire 
setzen, damit beide Pins angeschlossen werden. Erkennt man an R10, da 
der Adler automatisch eine Junktion am Wireende setzt.

Ich kann mit allen vier Varianten leben. Variante vier (siehe mein Post 
von 16:33) scheint die beste zu sein, dann muss ich die Bibliotheken 
nicht erweitern.

Und immer schoen den DRC benutzen ;-)), ein unverzichtbares Werkzeug!

Gruesse Gert

: Bearbeitet durch User
von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Gert P. schrieb:
> Vias in Pads
Warum denn, wenn da (ggfs. nach Umlegen der einen Leiterbahn) noch so 
viel Platz ist?

> Gibt es eine Moeglichkeit im Adler 5.12, Vias problems mit Thermals zu
> versehen?
> Da das ein Einzelstueck wird und manuell geloetet
Ich würde da einfach eine derart kleine Via-Bohrung machen, dass dort 
durch nicht (zu) viel Wärme auf die Masseseite "abfließen" kann.
Denn durch die Thermals machst du mehr von der "Masseanbindung" kaputt 
als durch ein "enges" Via.

von Jens M. (schuchkleisser)


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Wozu ist denn bitte die Einstellungt "Generate Thermals for Vias" im 
DRC?
Damit man in Polygons an einem Via eine Thermofalle bekommt? Oder doch 
nicht?

Im Pad geht das nicht, weil das Pad als Rechteck das Via überdeckt, aber 
wenn ein Pad oben ein Via bekommt und unten ein Polygon ist, hat das Via 
bei mir unten ein Thermal.
Verstehe ich nicht was ihr wollt, oder findet ihr das Häkchen nicht?

Edit: Ich sehe gerade "V5". Ich hab eine 6 hier, die kanns. 5 noch 
nicht?
Dann muss man doch wohl frickeln...

: Bearbeitet durch User
von Roland E. (roland0815)


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Gtx F. schrieb:
> Wie gesagt, für Serienfertigung haben vias in Pads nicht zu suchen weil
> die schmelzende Lotpaste durch den Kapilareffekt von dem SMD Bauteil
> weggeworfen wird und dann da ggf fehlt.
>

Das ist so nicht ganz korrekt. Wenn man es richtig [tm] macht, ist 
ViaInPad durchaus gängig und Serienfähig.

Gefrickelt: Fertigloch kleinergleich 0,3mm. Dann fließt da keine 
relevante Menge an

Ordentlich: Beim Fertiger anmelden, dann werden die Vias gefüllt und das 
Problem existiert nicht mehr.

Roland

von Gert P. (gertp)


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Jens M. schrieb:
> Wozu ist denn bitte die Einstellungt "Generate Thermals for Vias" im
> DRC?
> Damit man in Polygons an einem Via eine Thermofalle bekommt? Oder doch
> nicht?
>
> Im Pad geht das nicht, weil das Pad als Rechteck das Via überdeckt, aber
> wenn ein Pad oben ein Via bekommt und unten ein Polygon ist, hat das Via
> bei mir unten ein Thermal.
> Verstehe ich nicht was ihr wollt, oder findet ihr das Häkchen nicht?
>
> Edit: Ich sehe gerade "V5". Ich hab eine 6 hier, die kanns. 5 noch
> nicht?
> Dann muss man doch wohl frickeln...

Es gibt im DRC im Reiter "Supply" tatsaechlich diese Einstellung. Nur 
funktioniert die nicht.
Gerade eben nochmal probiert: leere Platine, Via gesetzt, in GND 
umbenannt.
poly gnd in Top und Bot drumrum: DRC mit Haken drin - nichts passiert.
Das aergert mich schon lange, deshalb bin ich das heute mal angegangen.
Mich irritiert auch, warum das im Reiter "Supply" steht. Vielleicht hab 
ich noch was uebersehen?

von Gustl B. (gustl_b)


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Doch, auch durch 0,2 mm Löcher fließt etwas Lot. Das macht bei vielen 
Bauteilen nichts aus weil man da Lot nachfüttern kann. Also die ganzen 
RCL und auch viele IC Packages wie SOIC, SSOP, QFN, LFCSP, ... Aber bei 
BGA geht das nicht. Wenn da von einem Lotball etwas verschwindet, dann 
hat der vielleicht keinen Kontakt. Denn wenn von anderen Bällchen nichts 
verschwindet, dann sitzt der IC auf den vollständigen Bällchen auf. Das 
unvollständige Bällchen ist dann möglicherweise kleiner und hat keinen 
Kontakt.
Ich dachte zuerst, das wenn da was abfließt, dann muss das ja Kontakt 
haben, war aber nicht so. Die FPGA IOs ohne Verbindung waren die bei 
denen auf der Unterseite durchgeflossenes Lot sichtbar war. Daher bei 
BGA keine Vias in Pad oder eben plugged Via, kostet aber mehr. Bei 
anderen Packages hatte ich noch keine Probleme. Bestücke aber auch 
manuell.

von Gert P. (gertp)


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Lothar M. schrieb:
> Gert P. schrieb:
>> Vias in Pads
> Warum denn, wenn da (ggfs. nach Umlegen der einen Leiterbahn) noch so
> viel Platz ist?
>
>> Gibt es eine Moeglichkeit im Adler 5.12, Vias problems mit Thermals zu
>> versehen?
>> Da das ein Einzelstueck wird und manuell geloetet
> Ich würde da einfach eine derart kleine Via-Bohrung machen, dass dort
> durch nicht (zu) viel Wärme auf die Masseseite "abfließen" kann.
> Denn durch die Thermals machst du mehr von der "Masseanbindung" kaputt
> als durch ein "enges" Via.

Auch Dir Danke fuer Deine Anmerkung.
Ich weiss da durchaus etwas Bescheid ;-). Ist fast Gleichstrom (77,5 
kHz) und es fliesst kein nennenswerter Strom. Bei einem SNT kaeme ich 
nie auf solche Ideen ...

von Jens M. (schuchkleisser)


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Gert P. schrieb:
> Mich irritiert auch, warum das im Reiter "Supply" steht. Vielleicht hab
> ich noch was uebersehen?

Möglicherweise brauchst du ein Pad/Pin mit Supply GND in dem Netz.
Bei mir jedenfalls klappts, aber ich hab ein altes Projekt genommen und 
ein Via in ein Pad gesetzt. Name GND, ratsnest, geht.
Aber eben mit einer 6er.
Aber wenn es den Haken in einer 5er auch schon gibt, funzt er auch.

von Gustl B. (-gb-)


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Gert P. schrieb:
> Es gibt im DRC im Reiter "Supply" tatsaechlich diese Einstellung. Nur
> funktioniert die nicht.

Doch, tut sie. Aber man muss das Polygon neu füllen lassen. Also ripup 
und dann neu ratsnest.

Also vielen Dank an Jens M. (schuchkleisser).

von Jens M. (schuchkleisser)


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Macht bei der 5er ratsnest alleine noch keine Neuberechnung der Polys?
Ripup braucht man nur, wenn man die Rohform sehen will...

von Gustl B. (-gb-)


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Ja du hast Recht, ratsnest genügt. Aber eigentlich möchte ich, dass das 
gleich neu berechnet wird sobald ich eine Einstellung verändere die das 
Polygon betrifft. Und das ist die Version 9 bei mir.

von Jens M. (schuchkleisser)


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Tja, damals als die Rechner noch 80x25 Zeichen hatten, hat man ratsnest 
vermieden. Daher kommen auch die anderen Settings, die die Ansicht 
vereinfachen und die Abläufe so beschleunigen.
In Zeiten heutiger Rechner nicht mehr nötig, aber die alten Eagle-Hasen 
wollen das so, also bleibt es dabei.

von mir (Gast)


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Jens M. schrieb:
> Verstehe ich nicht was ihr wollt, oder findet ihr das Häkchen nicht?
>
> Edit: Ich sehe gerade "V5". Ich hab eine 6 hier, die kanns. 5 noch
> nicht?

V4.13 hat das auch schon.

von Gert P. (gertp)


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mir schrieb:
> Jens M. schrieb:
>> Verstehe ich nicht was ihr wollt, oder findet ihr das Häkchen nicht?
>>
>> Edit: Ich sehe gerade "V5". Ich hab eine 6 hier, die kanns. 5 noch
>> nicht?
>
> V4.13 hat das auch schon.

Dann bin ich halt zu doof fuer. Was solls auch.

Hab ein neues Problem. Warscheinlich ist der Adler 5.12 da tatsaechlich 
am Anschlag. Probiere da noch einiges aus ... und mache gegebenenfalls 
ein neues Thema aif.

: Bearbeitet durch User
von Mampf F. (mampf) Benutzerseite


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Gert P. schrieb:
> Warscheinlich ist der Adler 5.12 da tatsaechlich
> am Anschlag.

Statt einer 8 Jahre alten Software könntest du auch mal ein aktuelles 
kostenloses KiCad ausprobieren :)

von mir (Gast)


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Mampf F. schrieb:
> Statt einer 8 Jahre alten Software könntest du auch mal ein aktuelles
> kostenloses KiCad ausprobieren :)

Kostenlos? Es kostet jede Menge Zeit!
Der TO möchte sein Problem lösen und sucht keinen neuen Sandkasten.

Gert P. schrieb:
> Hab ein neues Problem. Warscheinlich ist der Adler 5.12 da tatsaechlich
> am Anschlag.

Bislang sind deine Kenntnisse am Anschlag ;-)

von Mike (Gast)


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Gert P. schrieb:
> Hallo,
> ich weiss, dass man sowas nicht machen sollte: Vias in Pads, und das
> auch noch in der GND-Plane, das loetet sich besonders beschissen bei
> Platinen mit 1 mm Staerke.

Dann mach es doch bitte nicht.
Das händische Löten wäre ja nicht so problematisch.
Nur Vias in Pads ist schlechtes Design.
Es gibt keinen Grund dies zu tun.
Mit der Ausnahme BGA mit plugged VIAs(VIA wird abgedeckt->Kosten)
und bei Exposed Pads(wenn es nicht anders geht)
Das Problem bei VIAs in Pad ist u.A. das Abfliesen des Lötzinns im 
ReflowOfen.
Da beschwert sich jeder Bestücker.

mfg
Mike

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