Altium Via Restring Eigenschaften

[Stones (Gast)]

Hallo,

ich arbeite an der Änderung eines vorhandenen Layouts in Altium.
Mir ist aufgefallen, dass bei manchen Vias der Restring fehlt, obwohl 
die Eigenschaften komplett identisch sind.

Woran könnte dies liegen?

Grüße

[Christian B. (luckyfu)]

Das ist interessant, vor allem, da das so nicht fertigbar ist.

[Wühlhase (Gast)]

Sind die Restringe denn auch auf allen Lagen identisch? Du kannst 
Restringe auch lagenweise unterschiedlich gestalten.

[Roland E. (roland0815)]

Das hatte ich bei meinen letzten schätzungsweise 10 Mio Vias in Altium 
noch nicht gesehen. Da wird eine Designregel dagegen sprechen. Mal in 
den Regelsets nachschauen.

[Andreas S. (Firma: Schweigstill IT) (schweigstill)]

Wühlhase schrieb:
> Sind die Restringe denn auch auf allen Lagen identisch? Du kannst
> Restringe auch lagenweise unterschiedlich gestalten.

Dagegen spricht, dass in den Eigenschaften der Typ "Simple" mit 0,6mm zu 
sehen ist.

[Helmut S. (helmuts)]

Schau dir mal die GND-Vias an. Die scheinen auch keinen Restring zu 
haben. Hat da ein "Oberschlauer" ein Via ohne Restring gemacht um an 
irgend einer Stelle noch eine Leitung durchzubekommen?
Trick 17 mit Selbstüberlistung?

[Taz G. (taz1971)]

Ich tippe auf "Remove unused Pad Shapes", vielleicht irgendwann mal in 
der Vergangenheit aufgerufen. Einfach nochmal aufrufen mit "Restore".
Das umkreisete VIA ist kein Problem, wird auf dieser Lage ja gar nicht 
benutzt - der Abstand zum Poly sollte nur groß genug sein.
Das GND VIA oben in Mitte ist kritisch wenn durch Bohrtolleranz die 
Bohrung nach oben wandert wird die Anbindung an die GND Plane schlechter 
und könnte abreißen.

[Wühlhase (Gast)]

Helmut S. schrieb:
> Schau dir mal die GND-Vias an. Die scheinen auch keinen Restring zu
> haben.

Nein, die sind nur über den vollen Umfang an das Polygon angebunden. 
Restring und Cu-Fläche fallen praktisch zusammen.


Andreas S. schrieb:
> Dagegen spricht, dass in den Eigenschaften der Typ "Simple" mit 0,6mm zu
> sehen ist.

Das hab ich gesehen, allerdings sehe ich nicht daß das Via auch 
selektiert ist. Das müßte dann doch normalerweise einen leichten 
Graustich haben.

[Wühlhase (Gast)]

Ansonsten: Was passiert eigentlich, wenn du das Via nochmal setzt?

[Taz G. (taz1971)]

Was mir auffällt, der Abstand GND Plane ist Unterschiedlich zu Track und 
zum Via. Würde ich erstens gleichmachen und zweitens größer.
Das die VIAs voll angebunden sind mache ich auch so, die brauchen keine 
Wärmefallen (per Rule im Poly Connect auf 'direct').

[Thorsten S. (thosch)]

Das liegt IMHO zu nah an FMC_VADJ.
Kann es sein, daß das Layout mit einer deutlich älteren Altium Version 
gemacht wurde? Welche Altium Version vetwendest du?

Ich kann mich erinnern, daß ich mal sowas hatte, bei einem Design, das 
mit AD 16.xx gemacht wurde und dann in AD 19.xx geändert werden sollte.
Da gab es Probleme mit Clearance-Rules.

Was sagt der DRC?

[Christian B. (luckyfu)]

Wühlhase schrieb:
> Nein, die sind nur über den vollen Umfang an das Polygon angebunden.
> Restring und Cu-Fläche fallen praktisch zusammen.

Die Vias sind auch ohne Restring und damit ist das Design so eigentlich 
nicht fertigbar. Wenn man den Restring nämlich hinzuinterpoliert 
schneidet dieser den Leiterzug. Da der Restring aber die 
Bohrlochtoleranz ausgleicht heißt das im Umkehrschluss, daß der Bohrer 
innerhalb des Restrings irgendwo sein wird, selten genau Mittig. Je mehr 
paketiert wird und je weiter unten die Platine ist desto weiter weg von 
der Mitte ist die Bohrung. Ein Via ohne Restring ist immer ein Design 
fail von jemandem verursacht, der nicht verstanden hat, wie eine 
Leiterplatte hergestellt wird bzw. daß bei mechanischer (übrigens auch 
bei optischer, wenn auch kleiner) Bearbeitung nunmal toleranzen gelten. 
Üblicherweise sind das +/- 0,1mm. Das gilt sowohl für den Durchmesser 
als auch für die Laage der Bohrung. D.h. von 150µm Restring umlaufend 
hat man mindestens 50µm übrig nach der Bohrung und Durchkontaktierung. 
Wenn man den Restring weglässt, wie in diesem Designausschnitt und den 
Leiterzug dann statt mit 300 nur mit 150µm Abstand vorbei laufen lässt 
kann dieser Abstand in der fertigen Platine auf Null zusammenfallen. Das 
sollte jedoch die CAM Abteilung des LP Fertigers bemerken und monieren. 
Tut sie es nicht würde ich den Fertiger wechseln, denn hier ist 
Ausschuss vorprogrammiert.

Das hat übrigens nichts mit Direct connect oder nicht zu tun.

[Taz G. (taz1971)]

Sorry, sehe ich jetzt erst das umkreiste VIA wird auf der Lage benutzt. 
Ja natürlich -> catastrophic fail. Für das Warum würde ich in den Design 
Rules schauen. (Nachdem "Remove unused Pad Shapes" ausgeschlossen wurde, 
für mich immer noch am wahrscheinlichsten)

[Stones (Gast)]

Vielen Dank, der Tipp "Remove unused Pad Shapes" hat die Lösung 
gebracht. Es handelt sich um AD19.1 und der DRC ist ohne Fehler durch 
gelaufen. Wenn man die Vias kopiert, bleiben sie exakt gleich.

Habe bisher nur mit Eagle gearbeitet und dies ist mein erstes Altium 
Projekt. Die Funktion Remove unused Pad Shapes kannte ich nicht, finde 
jedoch spezifische Full Stack Eigenschaften hier übersichtlicher.

[John P. (brushlesspower)]

Stones schrieb:
> Habe bisher nur mit Eagle gearbeitet und dies ist mein erstes Altium
> Projekt.

Gewöhne dich daran, dass Altium komische Dinge macht.

[Wühlhase (Gast)]

Christian B. schrieb:
> Die Vias sind auch ohne Restring

Ah...ja, jetzt sehe ich das eine Via auch. Da hast du Recht.