Gast
#6142754
hallo an alle beim FPGA Einstieg gehört das Ansteuern von einem Sram, so wie ich es verstehe, zu den ersten Fingerübungen. Darum soll es auch bei mir so sein. Aber ich bin richtig verwirrt. Angenomen ich habe ein sram mit 20ns Zugriffszeit. Das würde ja gut zu einem FPGA Takt von 50 Mhz passen. Wenn ich in einem beliebigen Datenblatt gucke, gibt es da immer die im Titel Modi wenn es ums lesen geht. Address controlled passt ja noch ganz gut wenn ich es richtig deute. Adresse anlegen, wenn OE low ist und nach einer Zeit ist an den datenleitungen ein Wort gültig. Das bleibt auch gültig für eine Hand voll ns wenn die adr sich ändert. Könnte man also immer das Wort einlesen wenn man eine neue Adresse anlegt oder? Aber wenn ich OE controlled sehe, dann darf ich OE nicht gleichzeitig mit einer neuen Adresse bewegen richtig? Wie steuere ich mit einem 50 MHz Takt ein 20 ns Sram an? Spätestens beim schreiben müsste ich ja WE bedienen, was auch nicht gleichzeitig zur Adressänderung passieren darf. Glaube ich. Einfach intern schneller Takten kann es doch auch nicht sein. Auf ein 200 Mhz sram müsste doch auch zugegriffen werden können. Also als Standard Address controlled lesen und entsprechend langsam schreiben? Hat mich jemand verstanden und kann mir die Zusammenhänge mit eigenen Worten erklären? dafür wäre ich sehr dankbar, ich stehe vor einem rieeesen Berg. Grüße