Xilinx FPGA Power - MMCM

[Gustl B. (-gb-)]

Hallo,

ich habe mir jetzt mal den Power Report angeguckt weil mein Spartan7 
etwas warm wird bin doch recht überrascht davon, dass die beiden (2 von 
5) MMCM mit 67% den Großteil ausmachen.
Ja, das FPGA ist recht leer aber es werden z. B. auch sehr viele IOs 
verwendet, da hätte ich erwartet, dass die IOs deutlich mehr brauchen 
als die MMCMs.

Jetzt verwende ich aktuell 2 MMCMs, und jedes davon erzeugt mir 2 oder 3 
Takte, ist also noch lange nicht am Limit, die können 7 Takte ausgeben.

Ist es sinnvoll seine Takte mit möglichst wenig MMCMs zu erzeugen oder 
hat das Nachteile?

[Hannes (Gast)]

Weniger MMCMs => Weniger Strom.
Der Nachteil, wenn eine MMCM mehrere Takte machen muss, ist natuerlich, 
dass du nur eine VCO-Frequenz hast, die du fuer die Ausgaenge 
runterteilen musst. Das heisst, wenn deine Frequenzen `schoen' sind 
(z.B. 20, 50, 100, 150 MHz), dann kann der VCO zum Beispiel auf 600, 900 
oder 1200MHz laufen, und alle Zielfrequenzen glatt treffen.

Wenn jetzt eine krumme dabei sein soll (z.B. 25.175MHz), musst du dich 
ziemlich anstrengen, um die ueberhaupt zu treffen. Damit wird der VCO 
normalerweise krumm und schief, sodass anderen Ausgaenge ebenfalls 
schief werden. Dann kannst du primaer nachdenken, bei welchen Frequenzen 
du gut treffen willst (200MHz Refclk fuer IDelay), und bei welchen es 
dir eigentlich eher egal ist (Prozessor bei 96.3 MHz statt 100? Merkt 
mann nicht).

Theoretisch gibt's noch Einfluesse bezueglich Clock Jitter und Noise, 
aber ich glaube, hier geht's eher um Grundlagen. Da sind die 
wahrscheinlich noch nicht ganz so wichtig.

[Tobias B. (Firma: www.elpra.de) (ttobsen)]

Gustl B. schrieb:
> ich habe mir jetzt mal den Power Report angeguckt weil mein Spartan7
> etwas warm wird bin doch recht überrascht davon, dass die beiden (2 von
> 5) MMCM mit 67% den Großteil ausmachen.

Wenn dein Design mal etwas macht, dann sind die 0.2 W vernachlaessigbar 
wenig.

[Gustl B. (-gb-)]

Ja, das stimmt. Bisher verbindet es eigentlich nur die ICs, nimmt Daten 
entgegen und gibt sie wieder aus, bedient ADC und DAC aber gerechnet 
wird fast nicht.

[Tobias B. (Firma: www.elpra.de) (ttobsen)]

Wie hast du ueberhaupt den Power Analyzer gefuettert? Nomalerweise 
erstellt man aus einer Simulation heraus ein "Switching Activity File" 
damit der PA die durchschnittliche Togglerate der einzelnen Elemente 
kennt.

Wenn da natuerlich ueberall nix eingetragen ist, dann passiert auch 
entsprechend wenig. Am besten mal UG907 durcharbeiten.

[Gustl B. (-gb-)]

Gar nicht. Habe da nur mal aus Interesse draufgeklickt. Aber ich gucke 
mir das jetzt mal genauer an ...

[Gustl B. (-gb-)]

So, ich lasse das gerade simulieren für das saif File. Aber das macht ja 
vermutlich keinen Sinn da nur die ersten paar ns zu simulieren weil da 
alle ICs und FPGA Komponenten noch im Init rumhängen. Das RAM z. B. 
braucht 150 us bis es bereit ist. Sprich ich will schon solange 
simulieren bis das ganz normal "rumwerkelt" aber das dauert irre lang. 
Ist das denn vom Prinzip her richtig was ich mache oder genügen die 
ersten paar ns?

[Tobias B. (Firma: www.elpra.de) (ttobsen)]

Du brauchst halt die Informationen mit welcher Rate und mit welcher 
Wahrscheinlichkeit die einzelnen Teile togglen. Je laenger du simulierst 
desto verlaesslicher ist der Mittelwert.

Wenn dir das zulange gehet, kannst auch einfach in die Felder manuell 
eintragen was fuer eine Rate du erwartest.

Wie gesagt, einfach mal den User Guide durcharbeiten, dann sollte das 
ganze klar werden.

[Gustl B. (-gb-)]

So, hat lange gedauert. Für 350 us über 1 Stunde und das .saif ist jetzt 
ca. 12 GByte fett. Aber: Das war der schnelle Teil. Wenn ich länger 
simuliere bis der HyperRAM aktiv ist und dort geschrieben wird, dann 
wird es unfassbar viel langsamer. So im Bereich mehrere Minuten je ns 
Simulation.

Ohne diese .saif Erzeugung läuft die Simulation übrigens sehr schnell. 
In unter einer Minute sind da die ersten paar ms simuliert. Aber bei der 
großen saif Datei war auch der RAM voll.

Egal, jetzt sieht es jedenfalls etwas anders aus. Wie vermutet brauchen 
die IOs auch ordentlich - und da ist jetzt der HyperRAM noch nicht mit 
dabei.