Tobias B. schrieb:
> Die VHDL Ebene ist da eigentlich nicht fuer verantwortlich.
Leider! Ich hatte im Zuge der Definition von VHDL2008 seinerzeit damals
mehrfach versucht, den Groschen einzuwerfen, ein funktionelles dont care
einzuführen. Leider ohne Erfolg. Damit hätte man denselben Effekt, wie
bei einem Schaltplan-tool, bei dem man unterscheidet, ob man eine
Gehäuse, das einen Pin hat, gar keine keine Funktion vorliegt, oder man
zwar eine Funktion hat, die man nur nicht verwendet. So muss man in VHDL
beide Fälle mit derselben Vorgehensweise erschlagen, entweder alles auf
INPUT oder TRISTATE oder es ignorieren zu lassen.
Ich empfehle generell die Methode 1, weil der Pin ja real da ist und
irgendeine Art der Programmierung braucht. Also auf dem oberen Layer
alles auf Tristate und dafür eben auch alles, was angeschlossen ist,
verdrahten.
Die anderen Thematik, in einem nicht-physischen Design Signale offen zu
lassen, kriegt man damit halt nicht hin. Das würde mein Konzept aber
auch ermöglichen, Signale offen lassen zu können und dies als gewollt
deklarieren zu können. Gerade heutzutage, wo viele mit Cores arbeiten,
bei denen X-Funktion brach liegen und viel wegsynthetisiert wird, gibt
es Hundertausende Warnings, die man so vermeiden könnte. Im Sinne einer
Design-Validierung hätte das IMHO große Vorteile.