Hilfe bei LVDS

[FPGA`ler (Gast)]

Hallo Leute,

Ich muss einige FPGA Systeme (Xilinx Serie 7) FPGA per LVDS (HP-Bank bei 
1,8V (DC gekoppelt, nicht AC)) miteinander verbinden. Alle sitzen auf 
eigenen Boards und verfügen über die selben Anschlüsse.

Grob gesagt, werden bis zu 8 FPGAs per Backplane parallel (Gesamtlänge 
maximal 15cm) geschaltet. Physikalisch werden auch die LVDS fähigen I/Os 
parallel geschaltet, jedoch immer nur einer aus dem 8 als TX und ein 
anderer als terminierter RX (DIFF_TERM = TRUE) geschaltet. Dies 
geschieht per Select Leitung und soll im Betrieb umgeschaltet werden.
Es wird also wie die TIA644 sagt, eine Punkt-zu-Punkt Verbindung werden. 
Die 6 anderen werden nicht aktiviert und sollen sich komplett passiv 
verhalten.

Meine Frage dazu:

1. Darf man das überhaupt?
2. Als was definiert man die 6 anderen Kanäle? Als LVCMOS18 und 
Floating?

Aja, das Problem hierbei: Sowohl FPGA-Boards als auch Backplane gibt es 
bereits :-(

Danke für eure Hilfe

[HildeK (Gast)]

FPGA`ler schrieb im Beitrag #6241839:
> 1. Darf man das überhaupt?

Man darf alles, aber ob es zuverlässig funktioniert, ist eine andere 
Sache.

FPGA`ler schrieb im Beitrag #6241839:
> Physikalisch werden auch die LVDS fähigen I/Os
> parallel geschaltet, jedoch immer nur einer aus dem 8 als TX und ein
> anderer als terminierter RX (DIFF_TERM = TRUE) geschaltet. Dies
> geschieht per Select Leitung und soll im Betrieb umgeschaltet werden.
> Es wird also wie die TIA644 sagt, eine Punkt-zu-Punkt Verbindung werden.
> Die 6 anderen werden nicht aktiviert und sollen sich komplett passiv
> verhalten.
Die nicht aktiven verhalten sich aber nicht passiv, denn zu denen geht 
eine Leitung, die an der aktiven Verbindung Stichleitungen bildet.
IMHO kann das nur einigermaßen gut gehen, wenn auf der Backplane rechts 
und links die Terminierung angebracht ist und die Empfänger/Sender 
jeweils sehr kurz nahe am Steckverbinder zu den Backplanes sitzen und 
die Empfänger aber hochohmig sind. Ob es damit trotzdem geht, hängt auch 
davon ab, sie z.B. der Takt verteilt wird und ob ein Ringing an den 
Datenflanken an der aktiven Taktflanke bereits abgeklungen ist.
Ich kenne den Inhalt der TIA644 nicht, kann mir aber nicht vorstellen, 
dass so ein Systemaufbau damit gemeint war. Deine Anordnung entspricht 
nämlich überhaupt nicht einer Punkt-zu-Punkt-Verbindung!

[Andreas R. (andir)]

FPGA`ler schrieb im Beitrag #6241839:

> Grob gesagt, werden bis zu 8 FPGAs per Backplane parallel (Gesamtlänge
> maximal 15cm) geschaltet. Physikalisch werden auch die LVDS fähigen I/Os
> parallel geschaltet, jedoch immer nur einer aus dem 8 als TX und ein
> anderer als terminierter RX (DIFF_TERM = TRUE) geschaltet. Dies
> geschieht per Select Leitung und soll im Betrieb umgeschaltet werden.
> Es wird also wie die TIA644 sagt, eine Punkt-zu-Punkt Verbindung werden.
> Die 6 anderen werden nicht aktiviert und sollen sich komplett passiv
> verhalten.

Wie HildeK schon geschrieben hat:
Du erreichst damit einen logische Punkt-zu-Punkt Verbindung.
Nicht aber eine physikalische.
Einfach betrachtet hast du eine Leitung auf der Backplane mit 8 
sternförmig abzweigenden Stichleitungen.
Reflexionen werden grüssen lassen...
Ich würde mich auf gröbere Probleme einstellen.

> 1. Darf man das überhaupt?
Klar darf man das.
Es wird nichts dabei kaputt gehen (solange du nicht Treiber 
gegeneinander arbeiten lässt).
Aber soll es auch funktionieren? Bzw. sollen auch zuverlässig Daten 
übertragen werden?

> Aja, das Problem hierbei: Sowohl FPGA-Boards als auch Backplane gibt es
> bereits :-(

Tja, dann einfach ausprobieren.
Wenn du viel, wirklich viel Glück hast funktioniert es so einigermaßen.
Zuverlässig und mit gewünschter Geschwindigkeit? Würde ich nicht darauf 
setzen...

[TR.0LL (Gast)]

FPGA`ler schrieb im Beitrag #6241839:
> 1. Darf man das überhaupt?

Ja, das wird aber nur im richtigen Unterform gehen.
https://www.mikrocontroller.net/forum/fpga-vhdl-cpld

[TR.0LL (Gast)]

TR.0LL schrieb:
> Unterform

Sollte Unterforum heißen.

[HildeK (Gast)]

TR.0LL schrieb:
> Ja, das wird aber nur im richtigen Unterform gehen.

Naja, dann ist es aber eher ein HF-Problem oder zumindest ein analoges 
Problem oder sogar ein Layoutproblem. Reflexionen auf Stichleitungen von 
Bussen haben noch am Wenigsten mit FPGA-Themen zu tun!