Verilog: Wird ein Initial Block synthetisiert?

Aus einem Tutorial 
(http://classweb.ece.umd.edu/enee359a/verilog_tutorial.pdf):
    "initial : initial blocks execute only once at time zero (start 
execution at time zero)"

Da ich normalerweise mit VHDL unterwegs bin, aber gelegentlich 
Verilog-Code verstehen will: Schliesst das die Synthese/initiale 
Konfiguration mit ein - oder hängt das vom dem/der jeweiligen 
Synthesetool/Plattform ab?