Forum: Analoge Elektronik und Schaltungstechnik Common Mode Choke an LVDS


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von LVDS (Gast)


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Hallo Leute,

ich habe ein paar Fragen bezüglich Common Mode Chokes (Strom 
kompensierende Drosseln) an LVDS. Ich möchte diese vorsorglich in ein 
neues Design einplanen (großes Messsystem mit schnellen ADCs) um 
potenzielle Probleme zu vermeiden. Meine Transceiver sind direkt die aus 
den FPGAs von Xilinx (Serie 6 & 7 und Lattice) und auf dem System sind 
in maximaler Ausbaustufe bis zu 10 FPGAs und bis zu 100 LVDS 
Verbindungen vorgesehen.

1. Sollte man diese überhaupt von Anfang an vorsehen, oder erst dann, 
wenn man Probleme erwartet?

2. An welche Seite gehören sie? An den Sender und/oder den Empfänger? 
Meine Herleitung wäre, da ja "nur" der Empfänger davon profitiert, diese 
auch nur vor den Empfänger zu platzieren. - Richtig?

3. Am Empfänger, kommen sie vor den Terminierungswiderstand, oder 
dahinter?
Da bin ich mir unschlüssig! Vor dem Widerstand fließt Strom (3,5mA) und 
dahinter der Empfänger reagiert auf Spannungsdifferenz... Ich hätte sie 
vor den Terminierungswiderstand gesetzt, da es auch div. Empfänger mit 
integriertem Terminator und Biasing gibt (also sowohl bei FPGAs aus auch 
bei externen Transceivern). - Da hätte ich ja nur die eine Möglichkeit: 
davor - Heißt ja auch "stromkompensierte Drossel", weil sie da wirkt?

4. Wie wählt man sie am besten aus?
Wenn ich z.B. diesen (WE-CNSW HF 
https://www.we-online.de/katalog/datasheet/744233121.pdf) Typ ansehe, 
der auf LVDS optimiert ist und 100-400Mbit über die LVDS-Verbindung 
versuche zu übertragen, wird dann mein Nutzsignal bereits soweit 
abgeschwächt, das es nicht mehr richtig interpretiert wird? Die Impedanz 
wird bei diesem Typ mit 120Ohm @100MHz angesetzt. Die "Diff Mode 
Insertion Losses" sind aber in dem Bereich <0,5dB

5. Ich hoffe ich habe mit dem "Analogforum" das richtige gewählt? Geht 
ja eher um elektrische Verträglichkeit als um digitale Signale ;)

von Pandur S. (jetztnicht)


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Erwartetst du denn Probleme ? Problemquellen koennen zB mehrere 
Leiterplatten in einem Verbund sein.

Wenn ich einen guten durchgaengigen GND sicherstellen koennte wuerde ich 
keine vorsehen.

Du musst mit beiden Eingaengen im Differentialbereich sein, zwischen den 
Speisungen. Weshalb sollten die verlassen werden koennen ?

von LVDS (Gast)


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Joggel E. schrieb:
> Erwartetst du denn Probleme ? Problemquellen koennen zB mehrere
> Leiterplatten in einem Verbund sein.

Und die habe ich... Jedes FPGA sitzt auf einem eigenen PCB mit eigener 
Stromversorgung.

von Drossel (Gast)


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LVDS schrieb:
> Und die habe ich... Jedes FPGA sitzt auf einem eigenen PCB mit eigener
> Stromversorgung.

Und was für Steckverbinder / Kabel sind dazwischen?
Wie lang sind die Leitungen?

von LVDS (Gast)


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Leitungen/Kabel gibt es nicht, nur Leiterplatten die übereinander 
gestapelt werden. Stecker wären Samtec LSHM Serie. Gesamtlänge maximum 
wäre 12cm.

Ich habe halt Angst, das die ganzen FPGAs mir in die einzelnen PCBs 
einkoppeln - Da schwingen ja nun einmal eine ganze Menge Gatter 
Zeitgleich um. Für Schirmbleche o.Ä. ist zwischen den PCBs kein Platz.

von Drossel (Gast)


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Wenn die Masseführung auch über die Steckverbinder ordentlich ist und 
der Lagenaufbau/Impedanzen passen, bringen die Drosseln bei den relativ 
kurzen Leitungen vermutlich nicht sonderlich viel.
Wenn Kabel involviert wären sähe es anders aus aber bei Platine zu 
Platine ist das wesentlich unkritischer.

Heisst nicht, dass es keine Probleme geben könnte... aber das ist bei 
sowas komplexem schwer vorab zu sagen.

von CM (Gast)


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1. Wenn möglich (Platz, Geld) zum Vornherein zumindest den Footprint 
vorsehen. Ggf. nebendran/drunter Längswiderstände (Footprint) zum 
alternativen Bestücken mit 0R.
2. Nahe am Empfänger
3. Ich würde den externen Abschluss vor die CM setzen (also Richtung 
Sender, aber Nahe CM choke) weil
a) Mit dem Abschluss im Empfänger hast du die Möglichkeit beide 
Varianten zu testen.
b) Du hast weniger DM insertion losses / wenn Punkt 2 eingehalten fängst 
du dir nach der CM drossel keine CM mehr ein.
4. Hängt auch von dem Empfänger aufbau etc. ab. Die die du angegeben 
hast ist doch gar nicht schlecht.

Alles in allem scheint die Sache aber auch ohne CM Drossel zu 
funktionieren, wenn wie meine Vorredner schon erwähnt haben, das 
Layout/Verbindung & GND Konzept vernünftig ist.

von Clemens L. (c_l)


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LVDS schrieb:
> wird dann mein Nutzsignal bereits soweit abgeschwächt, das es nicht mehr
> richtig interpretiert wird? Die Impedanz wird bei diesem Typ mit 120Ohm
> @100MHz angesetzt.

Das ist die Common-Mode-Impedanz, also das, was Störsignale sehen. Die 
LVDS-Signale sehen nur Z(diff).

von Michael X. (Firma: vyuxc) (der-michl)


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Wenn dann gehören die CM an den Sender.

von Klaus R. (klara)


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Michael X. schrieb:
> Wenn dann gehören die CM an den Sender.

Wegen den Reflektionen? Wenn der Sender schon für die Störungen die 
Ursache ist, dann stimmt doch etwas nicht. Der Gestörte ist doch 
eigentlich immer der Empfänger.
mfg Klaus

von Klaus R. (klara)


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LVDS schrieb:
> Ich habe halt Angst, das die ganzen FPGAs mir in die einzelnen PCBs
> einkoppeln - Da schwingen ja nun einmal eine ganze Menge Gatter
> Zeitgleich um.

Deswegen setzt man ja auch LVDS ein. Man sollte nur auch die 
Mindesabstände zu benachbarten Differenziellen Paaren einhalten. 
Üblicherweise sind das 50 mil. Dann sollte man zusehen, daß der Abstand 
der Leiterbahnen möglichst eng ist, je enger desto störungssicherer. Man 
sollte bei der Ermittlung der Leiterbahngeometrie etwas mit 
Leiterbahnbreite und Leiterbahnabstand spielen und auch vielleicht eine 
gewisse Abweichung von den 100 Ohm ZDiff inkauf nehmen, um den Abstand 
enger auszulegen zu können. A&O für LVDS ist natürlich ein sauberer 
Signal Return Path. Das wird Dir jedes Layout-Design-Guide so empfehlen.
mfg Klaus

von Blumpf (Gast)


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Common Mode Drosseln sind im Endeffekt auf der Leiterplatte verbaute 
Klappferrite. Und so sind sie auch zu verbauen und auszuwählen.

Die common Mode Drossel kommt also "in die Leitung", eventuelle 
Terminierung ist immer beim IC. Also vor den Stecker.

Wichtig für die Signalqualität für dein Nutzsignal ist nur das Verhalten 
bei differentiellen Signalen.

Bei deiner Drossel:
https://www.we-online.de/katalog/datasheet/744233121.pdf
Kann man sehen, dass die differentielle Impedanz bei 1GHz bei 40Ohm ist, 
wenn die Terminierung jetzt 50Ohm hat, verlierst du schon fast den 
halben Pegel.
Das wird sich schwer verantworten lassen. Wieviel Impedanz man sich 
erlauben kann, ist schwierig zu sagen, ich sag mal, mehr als 10 Ohm eher 
nicht.

Entsprechend musst du das halt auswählen. Umso größer die Spreizung der 
Impedanz zwischen common und differential Mode in dem von dir genutzten 
Frequenzbereich, umso besser ist das Teil allgemein.

Das Problem mit den Dingern:
- Nichtbestücken wenn sie nicht gebraucht sind: Unmöglich
- Layout reißt dir dein differentielles Päärchen auf, und macht das 
Signal damit etwas schlechter
Sie können aber sinnvoll sein, weil sie billiger als Klappferrite sind.

Tipp:
Es gibt bei Murata Common Mode Ferrite Beads in der gleichen Bauform wie 
Widerstandsarrays. Die kann man, wenn man sie nicht braucht, durch 
0E-Arrays ersetzen, welche viel billiger sind.
Parallele Widerstände vorsehen ist bei LVDS-diff-pairs keine gute Idee. 
Jedes Pad hat sein pF, das schon mal weh tun kann.

von P. S. (namnyef)


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Normalerweise kommt die Choke erst mal an den Sender, um 
Gleichtaktsignale, die durch den Sender verursacht werden, zu 
unterdrücken. Damit verhindert man, dass die Gleichtaktsignale aufs 
Kabel kommen und dort herum funken (EMV). Die Gleichtaktsignale 
entstehen durch Asymmetrien im Diff-Pair, die sich nie 100% vermeiden 
lassen.

von Andreas S. (Firma: Schweigstill IT) (schweigstill) Benutzerseite


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P. S. schrieb:
> Die Gleichtaktsignale
> entstehen durch Asymmetrien im Diff-Pair, die sich nie 100% vermeiden
> lassen.

Bei vielen Ethernet-PHYs, insbesondere älteren für 1000BASE-T, wird die 
Ausgangsstufe nur zum Senden eingeschaltet und verursacht dann auf allen 
Leitungspaaren einen recht großen und steilflankigen Spannungssprung. 
Solche PHYs ziehen dann kurzzeitig um die 2 A, die sehr niederohmig 
abgeblockt werden müssen. Um 2000 hielt ich ein solches PHY-Evalboard in 
der Hand und mir fielen die Unmengen an hochkapazitiven 
Abblockondensatoren auf. Das waren insgesamt mehr als 100 µF. Als ein 
Kunde von mir etwas später einen kleinen Gigabit-Switch in sein Gerät 
integrierte und die vielen Abblockkondensatoren trotz meines 
ausdrücklichen Hinweises für völlig übertrieben hielt, ging das auch 
prompt in die Hose.

Recht fies ist übrigens USB, da die eigentliche Datenübertragung 
differentiell läuft, aber der sog. SE0-Zustand (single-ended zero) eine 
wichtige Funktion hat.

von HildeK (Gast)


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Klaus R. schrieb:
> A&O für LVDS ist natürlich ein sauberer
> Signal Return Path.

Das darfst du mir gerne etwas näher erklären. Damit meinst du doch einen 
GND?

Die beiden Leitungen bilden doch schon den Stromkreis. Sie sind ja am 
Ende auch über den Terminierungswiderstand miteinander verbunden.
Dass man auch GND haben muss/soll, liegt lediglich an der Tatsache, dass 
man Beim Empfänger im Common-Mode-Bereich bleiben will.

von Mark S. (voltwide)


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Das Problem bei üblichen 4-fach SMD-choke arrays ist, dass man für 8 
Leitungen zwei separate arrays einsetzen muß. Diese sind nicht 
magnetisch gekoppelt infolgedessen haben wir es mit der 
Parallelschaltung von zwei Impedanzen zu tun - also halbiert sich die 
resultierende Gleichtakt-Impedanz. Mit mehr Kanälen entsprechend weitere 
Verschlechterung der Dämpfung. Für Kabelverbindungen mit vielen Strängen 
bleiben eigentlich nur noch passende Kabelferrite als wirkungsvolle 
Dämpfer mit minimalen Differentialdämpfung übrig. Das mag zwar teurer 
sein als Ferrit-Hühnerfutter, kann aber außerhalb des PCB-Layouts auch 
nachträglich festgelegt werden.

von P. S. (namnyef)


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Blumpf schrieb:
> Kann man sehen, dass die differentielle Impedanz bei 1GHz bei 40Ohm ist,
> wenn die Terminierung jetzt 50Ohm hat, verlierst du schon fast den
> halben Pegel.

Natürlich richtig, aber man verliert eben nur den halben Pegel des 
Frequenzanteils, der 1GHz hat (oder eben noch mehr bei höheren 
Frequenzen).
Das muss also noch lange kein Problem sein. Da spielen halt nur noch 
viele andere Faktoren mit rein (Grundtakt, Sample-Zeitpunkt, ...).

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