Signal bilden, welches sich erst nach x mal ändert (erhöht)

[Maximilian L. (mex_1991)]

Hallo nochmal :);

ich habe mich gefragt, ob es möglich ist Signale in VHDL zu erzeugen, 
die folgendermaßen aussehen:

0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 2 2 2 2 2 2 2 2 2 2 .....

also: 10 mal soll eine 0 kommen, dann 10 mal eine 1 und so weiter..

Wozu ich sowas gerne hätte:
Ich will eine zweistellige Dezimalzahl (die sich durch eine Clock immer 
um 1 erhöht) auf 2 7-Segment-Anzeigen darstellen.

Die "Zehner" erhöhen sich da ja erst nach 10 Imkrementierungen. Deshalb 
wäre es super, wenn ich so ein Signal wie oben irgendwie erstellen 
könnte.
Die "Einer" Stellen dagegen erhöhen sich bei jeder Inkrementierung.

Ich bin neugierig auf eure Antworten

[Maximilian L. (mex_1991)]

Ich habe mir sowas in der Richtung vorgestellt:

ich würde 2 weitere Zähler einfügen:

Der eine Zähler1 würde bei jedem Clock Signal um 1 erhöht werden (läuft 
bis 9 dann muss er automatisch auf 0 gesetzt werden).

Und dann würde ich noch einen Zähler2 einfügen, welcher immer um 1 
erhöht wird, wenn Zähler1 wieder auf den Wert 0 geht.

Ist das prinzipiell umsetzbar?

[Achim S. (Gast)]

Maximilian L. schrieb:
> Ist das prinzipiell umsetzbar?

ja

[Maximilian L. (mex_1991)]

Danke, dann taste ich mich da mal ran

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Maximilian L. schrieb:
> ich würde 2 weitere Zähler einfügen:
> Der eine Zähler1 würde bei jedem Clock Signal um 1 erhöht werden (läuft
> bis 9 dann muss er automatisch auf 0 gesetzt werden).
Du musst ihn in deinem Code explizit auf 0 seten.
> Und dann würde ich noch einen Zähler2 einfügen, welcher immer um 1
> erhöht wird, wenn Zähler1 wieder auf den Wert 0 geht.
Ja, so wird das gemacht.
> Ist das prinzipiell umsetzbar?
Es ist auf diese Art prinzipiell ganz einfach umsetzbar. Hier als 
Beispiel einer Uhr mitsamt gemultiplexter 4-stelliger Anzeige:
http://www.lothar-miller.de/s9y/archives/88-VHDL-vs.-Verilog-am-Beispiel-einer-Stoppuhr.html

[Weltbester FPGA-Pongo (Gast)]

Achim S. schrieb:
> Maximilian L. schrieb:
>> Ist das prinzipiell umsetzbar?
>
> ja

... die Frage ist wohl, ob ER! das hinbekommt und wenn ich sehe, wie er 
loslegt, bin ich da skeptisch.

Was hindert eigentlich das FPGA-Jungvolk daran, einfach ein 
Blockdiagramm mit den funktionellen Blöckchen hinzumalen, welche das 
leisten und dann einfach jeden Block zu beschreiben. In C kriegen sie es 
ja auch hin ...

[S. R. (svenska)]

Weltbester FPGA-Pongo schrieb im Beitrag #6272387:
> In C kriegen sie es ja auch hin ...

Blockdiagramme für C? Naja... wenn ich sowas sehe, dann auf Arbeit, wo 
ein Team die Softwarearchitektur (in Powerpoint) baut und ein anderes 
Team dann für die Implementation zuständig ist.