Hallo zusammen, ich habe eine Platine fertig geroutet, die ich gerne fertigen lassen würde. Da es meine erste eigene Platine ist, würde ich mich freuen, wenn jemand drüber schauen könnte. Besonders auch im unteren Teil. Dort soll ein Funkmodul aufgelötet werden. Ist die Anordnung der Kondensatoren C6, C9 und C10 soweit i.O (GND ist der obere, rechteckige, VCC der untere). Bestückt werden sollen 100nF, 1nF und ggf ein weiterer. Da ich das Modul noch nicht habe, konnte ich es noch nicht vermessen. Vielen Dank :) IC4 ist ein Spannungswandler.
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Nach ästhetischen Gesichtspunkten sieht die Y-Verzweigung ca 6 mm östlich von C7 nicht so toll aus. Dito westlich von C1. Für den ersten Versuch völlig i.O.
Ähm, im Thermal Pad von IC1 fehlen die Vias zum kapillarischen Lotabsaugen. Sonst schwimmt dir IC1 beim Löten davon.
Beitrag #6266038 wurde von einem Moderator gelöscht.
Bürovorsteher schrieb: > Ähm, im Thermal Pad von IC1 fehlen die Vias zum kapillarischen > Lotabsaugen. > Sonst schwimmt dir IC1 beim Löten davon. Danke soweit, kannst du mir sagen, wie ich das umsetzen kann? Wie viele Vias? Welcher Durchmesser? Welches Potential? Bürovorsteher schrieb: > Nach ästhetischen Gesichtspunkten sieht die Y-Verzweigung ca 6 mm > östlich von C7 nicht so toll aus. Dito westlich von C1. > Für den ersten Versuch völlig i.O. Und was könnte man anstelle von Y-Verzweigungen besser nehmen?
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Domenik X. schrieb: > Danke soweit, kannst du mir sagen, wie ich das umsetzen kann? > Wie viele Vias? Hängt von der Größe des Pads ab. Hier würde ich 5 setzen so wie sie auf einem Würfel drauf sind. Ich mache das so wie im Anhang. Das sind kleine Vias, ja, reicht aber vollkommen. Domenik X. schrieb: > Welcher Durchmesser? So, dass das überschüssige Zinn gut abfließen kann. Du kannst die aber auch sehr groß machen. Wichtig ist, dass die Vias auch auf der Unterseite offen sind und nicht mit Lack überzogen werden. Wenn du mit Paste lötest, dann ist die Pastenschicht aber unter allen Pads einigermaßen gleich dick. Da sind solche Vias nicht wirklich notwendig weil eben nicht zu viel Lot unter dem IC ist. Beim Handlöten mit Heißluft mache ich einen Punkt/Hügel Lot auf das Massepad der Platine und setze dort dann den IC drauf. Da muss dann also überflüssiges Lot irgendwie weg. Wenn man aber guckt wie Louis Rossmann lötet (hier https://youtu.be/mr1UVPsExiE?t=357 tauscht er einen QFN (ja, da sind Vias, aber nur dort wo kein Zinn hinkommt, es ist Lack drüber) und hier noch eines https://youtu.be/DkqPk4Op1vs?t=697 ), dann geht auch das ohne Vias im PAD. Er verwendet sehr viel Flussmittel und drückt den IC einfach auf die Platine. Das Lot quillt dann an den Seiten hervor. Scheinbar funktioniert das gut, mich wundert es, dass es da bei QFN und so keine Kurzschlüsse gibt. Domenik X. schrieb: > Welches Potential? Das sollte im Datenblatt vom IC oder ESP_Modul stehen. Wenn du dir da nicht sicher bist, dann lass es floaten oder sehe einen 0 Ohm Widerstand vor den du dann auch einfach nicht bestücken kannst. Domenik X. schrieb: > Und was könnte man anstelle von Y-Verzweigungen besser nehmen? Das kannst du so lassen. Früher hat man das vermieden weil spitze Winkel schlechter zu fertigen sind (beim Ätzen der Platine). Ist aber heute eigentlich kein Problem.
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Wenn möglich sollten die Innenradien der Kontur nicht kleiner als 1mm sein. Kleinere Innenradien sind oft mit Aufpreis verbunden (kommt natürlich auf den Leiterplattenhersteller an). Die Innen-"radien" der Platine hier scheinen aber eher Richtung Null zu gehen und sind so also sicher nicht machbar. Ansonsten die Platine einfach mal z.B. bei Eurocircuits reinladen. Deren Tool zeigt direkt an, wenn ganz grober Unfug (teuer und/oder nicht machbar) gemacht wurde. Aber da hab ich schon deutlich schlimmere Erstlinge gesehen. So viel kann da eigentlich nicht falsch sein :)
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Danke soweit schon mal. Reichen 5 .4x.8 Vias? Die Platine möchte ich im Ofen löten, und Lötpaste mittels Stencil auftragen. Also sollten die Fräskonturen besser mit Innenradius eingezeichnet werden?
Domenik X. schrieb: > Also sollten die Fräskonturen besser mit Innenradius eingezeichnet > werden? Ja, wäre besser. Ansonsten wird das bei einem guten Leiterplattenhersteller zu Rückfragen führen. Ein "schlechter" Leiterplattenhersteller lässt halt einfach einen Innenradius stehen. Wie groß der Innenradius wird, liegt dann eben außerhalb deines Einflussbereichs. Ob das ein Problem wäre, kannst aber nur du wissen. Nicht, dass die Platine dann wegen der Innenradien mechanisch nicht mehr an ihren Bestimmungsort passt.
> Reichen 5 .4x.8 Vias? Wie meinen? Ich übersetze mal: 5 Stück ist i.O. Durchmesser 0,5 bis 0,8 ist auch i.O. > Also sollten die Fräskonturen besser mit Innenradius eingezeichnet > werden? Ich würde sie als Sollkontur ohne Radius einzeichnen. Ein ordentlicher Hersteller wird dich dann fragen, ob r 1,2 (oder so ähnlich) passabel wäre. Oder es steht sowieso in seinen Fertigungsbedingungen. > Und was könnte man anstelle von Y-Verzweigungen besser nehmen? Wie gesagt: Ästhetik. Ich mache niemals ein Y, sondern mache immer Kettenverbindungen und im Notfall auch mal eine 90°-Abzweigung. Ich gehe auch nur im alleräußersten Notfall 45° aus einen rechteckigen SMD-Pad heraus. Naja, die Schrullen eines alten Sackes eben.
Hallo, bei dem verwendeten Modul sollte man noch beachten das dieses auf der Unterseite mit Flächen, Leiterbahnen und Vias versehen ist. Soll heissen: Wird wie hier die Fläche unterhalb des Modules geflutet und zusätzlich noch Leiterbahnen und Vias verwendet, muss man eine Menge Vertrauen bzgl. Lötstoplack haben. Gruß
Michael K. schrieb: > muss man eine Menge Vertrauen bzgl. Lötstoplack haben. Wenn man da nicht lötet, dann ist das schon OK wenn zwei Platinen aufeinanderliegen. Auch wenn da die Vias nicht mit Lack bedeckt sind. Die offenen Stellen liegen ja etwas vertieft. Aber auch das unterscheidet sich je nach Fertiger. Wenn ich über meinen Vias Stopplack habe, dann sind die bei Betalayout und Eurocircuits trotzdem oben offen und leiten. Bei pcbway ist tatsächlich vollständig Lack über den Vias, auch bei größeren Vias. Wenn du auf Nummer sicher gehen möchtest, könntest du noch Bestückungsdruck auf die Fläche drucken lassen (ohne das Massepad). Das würde dich auch nichts kostet, weil du ja sowieso Bestückungsdruck verwendest.
Welche Aufgabe haben denn C6, C9 und C10? Müssen die wirklich auf die Unterseite der Platine? Wenn Du die Platine bestücken lassen willst, macht das die Fertigung evtl. unnötig teurer. Und auch, wenn Du die Platinen mal in Deutschland herstellen lassen willst, entstehen durch den Bestückungsdruck auf der Bottom-Seite ggf. Mehrkosten. Ich würde die auf Top verschieben...
Guten Morgen und vielen Dank euch allen. Finder schrieb: > Müssen die wirklich auf die Unterseite der Platine? Du hast natürlich Recht und ich hätte sie auch gerne auf der Oberseite platziert, nur weiß ich nicht wo dort. Nah an die Pins komme ich nur über die Unterseite. Und weil das Modul ein RF Modul ist, wollte ich kein unnötiges Risiko eingehen. Oder ist das zu ängstlich gedacht? Die Oberseite möchte ich Reflow löten und die Unterseite würde ich dann manuell ergänzen müssen. Bürovorsteher schrieb: >> Und was könnte man anstelle von Y-Verzweigungen besser nehmen? > > Wie gesagt: Ästhetik. Ich mache niemals ein Y, sondern mache immer > Kettenverbindungen und im Notfall auch mal eine 90°-Abzweigung. Wie meinst du denn Kettenverbindung? Von einem VCC dann zum nächsten springen? Wie ist es dann mit den Abblockkondensatoren. Störungen streuen doch dann direkt ein? Gelernt hatte ich Versorgungspins immer zuletzt und nie 90° Verbindungen. Oder habe ich das falsch verstanden? Bürovorsteher schrieb: >> Reichen 5 .4x.8 Vias? > > Wie meinen? Ich übersetze mal: 5 Stück ist i.O. Durchmesser 0,5 bis 0,8 > ist auch i.O. Mit 0.4x0.8 meinte ich ein Via mit 0.4 Bohrung und Gesamtdurchmesser von 0.8. In einen App Sheet hatte ich 0.33 gelesen. Also doch lieber etwas größer?
Versorgung und kritische Leitungen werden normalerweise immer zuerst geroutet, nicht zuletzt. Den Rest, meistens eher unkritische digitale Verbindungen, kann man etwas mehr "quälen", was die Verlegung und die Anzahl der Lagenwechsel betrifft.
Wenn es keine wichtigen Gründe gibt würde ich persönlich immer Leiterbahnen so dick wie möglich machen. Was bedeutet ca. 80% des Lötpunktdurchmesser an den sie sollen. Das verhindert das man Probleme hat, wenn bei ätzen, eine Bahn zu lang am Bad genuckelt hat. ;) Das gilt besonders für unten links auf Bild 3. Gruß Pucki
> In einen App Sheet hatte ich 0.33 gelesen. Also doch lieber etwas größer? Ja, diese 0,33 mm geistern durch viele Veröffentlichungen. Ich benutze stets 0,5 mm wie für alle anderen Vias und habe damit noch keinerlei Unbill erleiden müssem. Weshalb 0,5? Bei Herumflickereien an der missratenen Schaltung/Leiterplatte kannst du dort elegant den grünen Tefzeldraht durchziehen :-) > Wie meinst du denn Kettenverbindung? Von einem VCC dann zum nächsten > springen? Genau, so etwa: ----O-----O----O--O--- Für Ucc würde ich allerdings eine größere Fläche auf die Unterseite legen und dann über Vias nach oben gehen. C dann an jeden Versorgunganschluss.
Domenik X. schrieb: > Und was könnte man anstelle von Y-Verzweigungen besser nehmen? Eine T-Verzweigung Gustl B. schrieb: > Das kannst du so lassen. Früher hat man das vermieden weil spitze Winkel > schlechter zu fertigen sind (beim Ätzen der Platine). So dramatisch hoch ist der Aufwand zur Vermeidung solche toten Winkel doch nun nicht.
Klar, ich vermeide das auch und möchte schöne Platinen, aber elektrisch ist das hier egal, fertigungstechnisch heute auch.
Bürovorsteher schrieb: > Ähm, im Thermal Pad von IC1 fehlen die Vias zum kapillarischen > Lotabsaugen. Sonst schwimmt dir IC1 beim Löten davon. Bürovorsteher, und das von dir? Seltsame Technik. Das Problem, dass vor allem QFN wegschwimmen können, gibt es natürlich. Aber deine Lösung ist, ähem, unkonventionell. Wichtig ist, beim Design der Schablone darauf zu achten, dass nur etwa die Hälfte des Exposed Pad mit Paste bedeckt ist und Thermal Vias, so vorhanden, nicht überdruckt werden: https://www.custommmic.com/resources/custom-mmic-app-note-105.pdf S. 5ff http://ww1.microchip.com/downloads/en/appnotes/atmel-8826-seeprom-pcb-mounting-guidelines-surface-mount-packages-applicationnote.pdf Abschnitt 2.3 https://www.nxp.com/docs/en/application-note/AN1902.pdf Abschnitt 4.2.2.2 https://www.analog.com/media/en/technical-documentation/application-notes/AN-772.pdf S. 6 Reicht das?
Sieh dir bitte mal die Datenblätter der Hersteller an. > Wichtig ist, beim Design der Schablone darauf zu achten, dass nur etwa > die Hälfte des Exposed Pad mit Paste bedeckt ist und Thermal Vias, so > vorhanden, nicht überdruckt werden: Völlig korrekt, das ist außerdem noch zu tun.
Und wie willst du das Exposed pad ohne diese Vias thermisch mit der/den Innenlagen bzw. der Kupferfäche auf der Rückseite verbinden?
Bitte Punkt "4.2.2.3Thermal vias in the exposed pad land pattern" auch lesen (AN1902 von NXP). Wo siehst du den Widerspruch?
Wir kapern gerade den Thread, allerdings mit einem interessanten Thema. Die königlichen Hoflieferanten schreiben in 4.2.2.3: "It is recommended that the via diameter be 0.30 to 0.33 mm with 35 μm Cu platingthickness (1.0 oz/ft2). This is desirable to avoid any solder-wicking inside the viaduring the soldering process, which may result in solder voids in the joint between theexposed pad and the thermal land." "Solder wicking" musste ich auch erst googlen und bin hier gelandet: https://www.pcbdirectory.com/community/what-is-solder-wicking Auf Deutsch würde ich das als "Weglaufen von Zinn" bezeichnen, und NXP will das vermeiden. Wenn die Dukos zu groß werden, kann das Zinn reinlaufen und fehlt dann beim Kontakt zwischen EP und Land. Für elektrischen Kontakt ist das meistens eher egal. Wenn man aber thermisch über den Kontakt Verlustleistung loswerden will oder hohe Ströme hat, ist es aber nicht mehr egal. Ich wollte übrigens nicht die thermischen Vias wegdiskutieren, das wäre ja Schwachsinn. Ich wollte nur kein Zinn reinlaufen lassen. Zinn in Dukos kann übrigens auch zu Dampfblasen und daraus folgend ziemlich hässlicher Zinnverteilung führen - das kenne ich aber nur aus der Theorie. Wie genau sich das Zinn verteilt, lässt sich ja leider nur durch Schleifen oder durch Röntgen ermitteln.
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Handelt es sich bei dem RF Modul um einen ESP32? Hab ich es vielleicht überlesen? Wenn ja, würde ich das Thermal Pad einfach weg lassen. Hier mal ein Quote aus dem Espressif Forum : "If the pad is soldered then it should be soldered to Ground. If soldered then the ESP32 will run a little cooler due to heat sinking into the main board. However, this is not necessary for adequate thermal performance (for example, all the current generation development boards with ESP-WROOM32 have a solid solder mask layer under the thermal pad.)" https://esp32.com/viewtopic.php?t=2963 Grüße
Christian B. schrieb: > Handelt es sich bei dem RF Modul um einen ESP32? Ja, richtig. Sehr lesenswert sind die Infos bzgl. Pin 39 (Exposed Pad). 1. Datenblatt 1 schreibt: Pad Größe 3.6 x 3.6 mm 2. Datenblatt 2 schreibt: Pad Größe 4 x 4 mm 3. DB 1 und 2 schlagen vor das Gegenstück 5 x 5 mm zu gestalten und Paste auch ausserhalb des Exposed Pad aufzutragen 4. Dann gibt es noch den Hinweiss das Exposed Pad gar nicht zu kontaktieren ist auch irgenwie OK Nun ja.....
> Ich wollte nur kein Zinn reinlaufen lassen. Keine Angst, es tropft hinten nicht wieder raus :-). Bei den von mir verwendeten 0,4 mm ist der Kapillareffekt nicht so gewaltig, dass das Lot komplett dort reingesaugt würde. Soeben mit Hilfe eines Drahtes als Fühler nachgemessen: das Lot läuft etwa 0,2 mm tief ins Loch. > 3. DB 1 und 2 schlagen vor das Gegenstück 5 x 5 mm zu gestalten und > Paste auch ausserhalb des Exposed Pad aufzutragen Was ich für ziemlich gewagt halte. Wo soll das über das ExpP überstehende Lot hin? Bei diesem Teil scheint es aber ziemlich egal zu sein, wie das Gegenstück auf der Platte gestaltet wird. Mein in diesem Fall überflüssiger Ratschlag rührt daher, dass ich in schlechten Zeiten, als ich ausnahmsweise wegen Geldmangels noch fremde Baugruppen bestückt habe, direkt mit dem Murks der Kunden konfrontiert wurde. Riesige Löcher auf der zu dicken Paste Mask - obwohl ich das Lot teilweise entfernt hatte, sind die Teile dennoch weggeschwommen. Ich bin allerdings auch selbst auf die Nase gefallen, als ich am Anfang meiner Reflowlöterei den Empfehlungen des Herstellers gefolgt bin. Für die Orthodoxen: bitte alle meine Einlassungen ignorieren!
Mal ne Frage an den TO. Wie wird die Platine denn (im Gehäuse?) befestigt? Rastnasen? Bohrungen dafür kann ich keine entdecken.
;) schrieb: > Mal ne Frage an den TO. Wie wird die Platine denn (im Gehäuse?) > befestigt? Rastnasen? Bohrungen dafür kann ich keine entdecken. Die rundum verteilten Flansche liegen in den entsprechenden Taschen des Gehäuseunterteils, und halten es in Position. Durch die Bohrung auf der Platine setzt sich ein Dom, dessen Schraubverbindung Ober und Unterseite zusammenhält. Ich kann nachher gerne n Link zum Gehäuse einstellen, wenn du interessiert bist. Ist ein Standard Industriegehäuse.
Eigentlich stellt man ja die Design-Regeln gemäß den Richtlinien des Fertigers ein und lässt dann einen DRC laufen um zu sehen ob die Platine so gefertigt werden kann. Ein Forum ist dazu eigentlich nicht erforderlich.
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