Wie viele LUTs werden benötigt, um ein 8-Bit AND-Gate innerhalb der Xilinx Serie-7 FPGA Familie effizient zu implementieren (effizient in Bezug auf das Timing)? Was ist mit einem 9-Bit AND Gate? Kann mir das jemand ausführlich erklären?
Gast
#6290225
Ja. Hast Du ein Dokument, in dem die Logikstruktur eines 7er-Xilinx-FPGA erklärt ist?
UG474, Kapitel 2 - Look Up Table (LUT). Wenn das nicht reicht, evtl. ueber nenn Studiengangwechsel nachdenken. ;-)
Gast
#6290444
du könntest auch yosys bemühen, ganz empirisch. Ansonsten ist das eine ziemlich sinnfreie Klausurfrage.
Smile N. schrieb: > Wie viele LUTs werden benötigt, um ein 8-Bit AND-Gate innerhalb der > Xilinx Serie-7 FPGA Familie effizient zu implementieren Prüfe diese Sachverhalte: Wieviel Eingänge hat eine LUT der 7er Serie? Welche zusätzlichen Gatter (muxf?) sind um die LUT verbaut? Lassen sich diese Multiplexer nutzbringend für die Aufgabe "8 Input AND" einsetzen? Siehe https://www.xilinx.com/support/documentation/user_guides/ug474_7Series_CLB.pdf, darin besonders den Bereich um die Seiten 19..21ff > (effizient in Bezug auf das Timing)? > Was ist mit einem 9-Bit AND Gate? > Kann mir das jemand ausführlich erklären? Generell kann eine 6er LUT logische Funktionen mit 6 Eingängen abbilden. Für mehr Eingänge und beliebige Funktionen müssen dann üblicherweise meherere LUT hintereinandergeschaltet werden:
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Wenn man aber nun eine "einfache" oder optimierbare Funktion wie ein AND hat, könnte man die Multiplexer evtl. mit Eingangsleitungen beschalten und so mit einer 6er LUT und 2 Multiplexern auskommen. Weil das in der Praxis kein Mensch mehr durchschaut, lässt man solche Verschaltungstricks leichter der Toolchain über.
Gast
#6290856
Also wenn es auf speed ankommt, dann sollte man testhalber eine LUT-lose Variante aus Carry-Chain Elementen synthetisieren. Also einen 9bit counter mit den unteren 8 bit als AND Eingang und das MSb als AND Ausgang. FPGA's sind auf schnelle Counter optimiert.