F_max restricted aufgrund von maximaler I/O Toggle rate

[Maier (Gast)]

Hi zusammen,

ich bin dabei meine erste Anwendung mit einem MAX10-FPGA zu entwickeln 
und habe mich hierbei etwas mit der maximalen Frequenz und der Anzahl 
der Logikzellen beschäftigt, die sich durch die Anwendung ergeben.
Der Timing-Analyzer meldet bei einer Fmax von 350 Mhz und 
Fmax_restricted von 250 Mhz folgendes: "limit due to minimum period 
restriction (max I/O toggle rate)"

Leider findet sich dazu weder im Quartus Prime-Handbuch etwas noch in 
irgendwelchen einschlägigen Foren was das im Detail heißt und warum das 
so ist..

Ich verstehe die Meldung so, dass die maximal erreichbare Frequenz im 
FPGA aufgrund der entsprechenden I/O-Pins auf eine maximale Frequenz von 
250 MHz limitiert wird. Ist das so richtig?

Ich habe schon öfter von "PLLs" gelesen, die es ermöglichen die Frequenz 
nochmals intern anzupassen. Wäre es damit möglich die maximale Frequenz 
nochmal (spürbar) zu erhöhen?

[Larry (Gast)]

Welche Wirkung soll eine interne PLL auf die Schaltung der I/O-Pins 
haben?
Richtig. Gar keine.

[Pandur S. (jetztnicht)]

Nicht die interne Frequenz laeuft an die Grenze, sondern die 
Geschwindigkeit der IO Pins. Wahrscheinlich LVCMOS. Allenfalls hat 
dieser Baustein LVDS Ausgaenge. Die koennten dann ein Stueck schneller 
sein. Je nach Familie, 300MBit, 600MBit, 1200MBit. Die sind allerdings 
komplementaer, und muessen auch so gehandhabt werden.
Und intern kann man FPGAs allenfalls auch schneller laufen lassen. Der 
Pin muss einfach langsamer sein.

[ich (Gast)]

Ich nehme an Du führst die Clock im Moment einfach von extern über einen 
Pin in den FPGA, die Timing-Analyse sagt dir deshalb dass dein Design 
zwar theoretisch mit 350 MHz laufen könnte, der Takt aber max 250 MHz 
sein darf weil mehr der Taktpin nicht mag.
Deshalb könntest Du z.B. nur 50MHz von außen anlegen und intern mit 
einer PLL auf 350 MHz hoch.

[Maier (Gast)]

ich schrieb:
> Ich nehme an Du führst die Clock im Moment einfach von extern über einen
> Pin in den FPGA, die Timing-Analyse sagt dir deshalb dass dein Design
> zwar theoretisch mit 350 MHz laufen könnte, der Takt aber max 250 MHz
> sein darf weil mehr der Taktpin nicht mag.
> Deshalb könntest Du z.B. nur 50MHz von außen anlegen und intern mit
> einer PLL auf 350 MHz hoch.

Joggel E. schrieb:
> Nicht die interne Frequenz laeuft an die Grenze, sondern die
> Geschwindigkeit der IO Pins. Wahrscheinlich LVCMOS. Allenfalls hat
> dieser Baustein LVDS Ausgaenge. Die koennten dann ein Stueck schneller
> sein. Je nach Familie, 300MBit, 600MBit, 1200MBit. Die sind allerdings
> komplementaer, und muessen auch so gehandhabt werden.
> Und intern kann man FPGAs allenfalls auch schneller laufen lassen. Der
> Pin muss einfach langsamer sein.

Danke, euch beiden! Eure Beiträge haben mir tatsächlich sehr 
weitergeholfen =)

[Duke Scarring (Gast)]

Das hier ist m.E. das passende Datenblatt:
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/max-10/m10_datasheet.pdf

Dort finden sich zumindest für die High-Speed-I/Os auch 
Frequenzanagaben.

Duke