Hallo zusammen,
ich wende mich heute an Euch, da ich mir nicht mehr sicher bin, ob ich
auf dem richtigen Weg bin.
Ich habe eine TOF Anwendung mit 8 VCSEL.
Jeder VCSEL ist wie im Anhang gezeigt beschaltet.
Die VCC über den VCSEL liegt bei ca. 5.5V und der modulierte Strom ist
6.5A.
Ich habe Strompulse von ca. 22ns mit einer Frequenz von ca. 5MHz
(T=200ns). Diese Strompulse haben also einen duty cycle von ca. 11%
während der bursts, gemittelt über die Zeit sind es wegen der Pausen
zwischen den Bursts aber eher 3% duty cycle.
Vorangegangen hatte ich folgende Rechnung aufgestellt:
Q = I * t
Also brauche ich pro Stromstoß und pro VCSEL 143nC.
Wenn ich alle Caps pro Strang zusammenrechne, komme ich auf ca. 305µF.
Die aufgeladen auf 5.5V ergeben 1.67mC.
Das hatte ich als erstmal ausreichend dimensioniert erachtet.
Die Caps sind allesamt X5R/X7R Keramik-Kondensatoren, parallel
geschaltet um die parasitären Elemente zu minimieren.
Der Strompfad ist sehr kurz, sehr breit hat sehr viele kleine Micro-Vias
beim Lagenwechsel, um die Impedanz zu minimieren. Der Strom steigt
binnen 5ns an... ich denke hier habe ich erstmal rein Problem.
Mein Problem ist das, was vor den Caps kommt, wie diese also geladen
werden.
Ich habe also 8x 305µF, die alle 200ns mit 8x143nC entladen werden.
Da kein DC/DC so schnell reagieren kann, müssen ein paar Pulse aus den
Caps gespeist werden, bevor der DC/DC die Schleusen aufmacht und die
Caps nachladen kann. Bei 500kHz sind das ca. 11 pulse, bevor der DC/DC
überhaupt reagieren kann. Spätestens dann sollte er aber
nachladen/-regeln. Real verwende ich aber 1-1.5MHz PWM-Frequenz.
Nun habe ich also 8x6.5A = 52A, die dann ausgeglichen werden müssen.
Bisher hatte ich angenommen, dass vor den Caps quasi nur der average
Strom zu sehen ist. Bei 52A und 22/200ns duty cycle also irgendwas bei
5-6A während der brusts und in Summe weit weniger wegen des 3% duty
cycles.
Ich habe also einen 8A DC/DC verwendet.
Nun zeigt sich aber, dass die Spannnung an den VCSELn einbricht. Je nach
aktiver Anzahl zwischen 50mV (1 VCSEL) bis knapp 600mV (8 VCSEL).
Offenbar werden die Caps an den VCSELn also nicht schnell genug
nachgeladen.
Um genug Spannung für den VCSEL zu haben, musste ich die idle Spannung
anheben (siehe Bild).
Was muss man bei derartig hohen peak-Strömen alles beachten, außer die
Sachen, die ich schon geschrieben habe? Der 6.5A Pfad scheint wie gesagt
nicht das Problem zu sein, sondern das Nachladen der Caps. Wie kann ich
diesen Effekt vermindern?
Der DC/DC war erst auf einem anderen Board, da sind mir die Drops zuerst
aufgefallen. Dann habe ich den DC/DC auf das VCSEL Board gebracht, aber
auch hier gibt es noch Drops.
Könnte ein 2-lagiges rigid Flex das Problem sein?
Der 6.5A Pfad incl. Caps liegt auf auf einen rigid Teil, der DC/DC liegt
auf einem anderen rigid Teil, verbunden mit einem 2-lagigen Flex (18µm
Kupfer, Flex Core 50µm, VCSEL Vcc Leiterbreite 5mm). Ich erachte das als
ausreichend dimensioniert und der Spannungs-Abfall ist auch schon auf
dem DC/DC PCB-Teil messbar.
Sind meine Annahmen und Rechnungen zur Kapazität korrekt bzw.
zutreffend?
Vielen Dank!
Zitiere für nachfolgende Leser aus Wikipedia:
VCSEL=
Der Oberflächenemitter oder VCSEL [v'ɪxl] (von englisch vertical-cavity
surface-emitting laser) ist eine Laserdiode, bei der das Licht senkrecht
zur Ebene des Halbleiterchips abgestrahlt wird, im Gegensatz zur
kantenemittierenden Laserdiode, bei der das Licht an einer oder zwei
Flanken des Chips austritt.
TOF=
TOF-Kameras sind 3D-Kamerasysteme, die mit dem Laufzeitverfahren
(englisch: time of flight, TOF, auch ToF) Distanzen messen. Sie werden
nach dem verwendeten PMD-Sensor auch PMD-Kameras genannt.[1] Dazu wird
die Szene mittels eines Lichtpulses ausgeleuchtet, und die Kamera misst
für jeden Bildpunkt die Zeit, die das Licht bis zum Objekt und wieder
zurück braucht.
Gern geschehen!
Interessantes Zeug.
Hallo,
sehr interessant!
Ich würde mal nachschauen, wie sich der DC Bias auf die Kapazität der
Kondensatoren auswirkt - ich bezweifle, dass du bei 5,5 V
Versorgungsspannung und 6,3 V Kondensatoren wirklich 305µF übrig hast.
Die Idee, die parasitären Anteile gering zu halten, finde ich sehr gut,
allerdings haut dir da der Meßshunt in der Soruce-Leitung voll rein.
Baugröße 1210 ist betreffend der parasitären induktivitäten ungeeignet.
Wie sieht denn dein Layout aus?
Außerdem sorgt der Spannungsabfall über dem Shunt dafür, dass der
GaN-FET bei 6,5 A nur noch 2,8 V am Gate sieht, was ich als ungünstig
ansehe - RDS(on) ist da deutlich höher als bei einer Gatespannung von 5
V.
5ns rise-time finde ich persönlich nur so medium. Wo hast Du das
gemessen, am Shunt oder als optisches Signal an der VCSEL?
Würde auch einmal versuchen einen anderen Kondensator, welcher für mehr
Spannung ausgelegt ist zu verwenden.
Die Kapazität ist bei den X5R, kann man schon fast sagen,
Spannungsabhängig.
Die Kapazizät nimmt nahe der Betriebsspannung gewaltig ab wodurch du
evtl einfach nicht mehr die richtige Kapazität hast.
Denn die Nennspannung/Betriebsspannung wird bei den Caps eigentlich bei
0V angegeben.
VCSEL-head schrieb:> Bei 500kHz sind das ca. 11 pulse, bevor der DC/DC> überhaupt reagieren kann. Spätestens dann sollte er aber> nachladen/-regeln. Real verwende ich aber 1-1.5MHz PWM-Frequenz.
Moment,... die Schaltfrequenz sagt jetzt nicht sofort etwas über die
Regelgeschwindigkleit aus. Der Regler, vermutlich Tiefsetzsteller, kann
und wird vermutlich deutlich langsamer Regeln als seine Schaltfrequenz
ist.
Umgedreht ist das natürlich richtig, der kann nicht schneller regeln,
als seine Schaltfrequenz ist.
Eventuell kannst Du mal einen gut definierten Lastsprung draufgeben und
schauen wie schnell der wirklich ausregelt. Oder dahingehend das
Datenblatt durchsuchen, Stichwort wäre Feedback und Compensation oder
so.
Hallo und vielen Dank!
Das mit den Caps war mir erstmal noch nicht so bewusst, dann werde ich
da nochmal genauer hinschauen müssen. Bedeutet aber auch, dass ich dann
gleich weit größere (Bauform) verwenden muss. Danke für den Hinweis!
Der Shunt dient zum einstellen des Stromes.
Denn der ist ja dann quasi für die on-zeit nur durch parasitäre
Eigenschaften, RDSon begrenzt. tut das dann nicht richtig weh, so dass
ich dann locker bei 10A+ lande?
Layout kann ich ein Bild machen, wenn ich mal wieder im CAD Labor bin.
Daheim habe ich kein Cadence.
John H. schrieb:> Baugröße 1210 ist betreffend der parasitären induktivitäten ungeeignet.
Aber ich muss ja auch ein wenig auf die Leistung hier schauen.
Ideal war das nicht, aber bei 6.5A habe ich ja 2.2V Spannunsabfall -
also 14W Peak, bei einem 4% duty cycle also 560mW... daher musste ich
den nehmen.
John H. schrieb:> Außerdem sorgt der Spannungsabfall über dem Shunt dafür, dass der> GaN-FET bei 6,5 A nur noch 2,8 V am Gate sieht, was ich als ungünstig> ansehe - RDS(on) ist da deutlich höher als bei einer Gatespannung von 5> V.
Ja, den Kompromiss musste ich leider eingehen.
Ich könnte maximal noch versuchen den FET-Treiber mit mehr VCC zu
betreiben, der kann ja bis 18V oder so. Damit hätte ich wieder eine
höhere Gatespannung.
Aber bsiher war ich vom Timing her eigentlich zufrieden. Aber vielleicht
kann ich noch etwas optimieren, sobald das Power Problem gelöst ist.
Ich teste also erstmal weiter mit größeren Caps und schaue dann mal, was
passiert... vielleicht finde ich noch ein paar 1210er 100uF 16V oder so.
Die hatte ich bei einer anderen Applikation im Einsatz und hatte da
weniger Probleme bei 10VCC.
Danke!
VCSEL-head schrieb:> Nun habe ich also 8x6.5A = 52A, die dann ausgeglichen werden müssen.> Bisher hatte ich angenommen, dass vor den Caps quasi nur der average> Strom zu sehen ist. Bei 52A und 22/200ns duty cycle also irgendwas bei> 5-6A während der brusts und in Summe weit weniger wegen des 3% duty> cycles.> Ich habe also einen 8A DC/DC verwendet.>
Paßt.
> Nun zeigt sich aber, dass die Spannnung an den VCSELn einbricht. Je nach> aktiver Anzahl zwischen 50mV (1 VCSEL) bis knapp 600mV (8 VCSEL).> Offenbar werden die Caps an den VCSELn also nicht schnell genug> nachgeladen.
Ja.
> Was muss man bei derartig hohen peak-Strömen alles beachten, außer die> Sachen, die ich schon geschrieben habe? Der 6.5A Pfad scheint wie gesagt> nicht das Problem zu sein, sondern das Nachladen der Caps. Wie kann ich> diesen Effekt vermindern?
Für mich sieht das nicht nach einem Nachladeproblem aus, denn dann würde
die Spannung spätestens nach ein paar Pulsen wieder ansteigen, tut sie
aber nciht. Die Ursache ist daher mM nach woanders zu suchen:
als erstes würde ich zwischen den Cs (viel C!) vom Schaltregler und den
Cs für die Last (extrem niedriger Rs!) ein L hineinhängen damit der
Regler regelt und die Last-Cs den Krempel mit Strom versorgen können.
Weiters deuten die gezeigten 300mV @ 52A auf einen Serienwiderstand in
den Cs hin, den es zu verringern gilt. iaW: mehr C mit weniger Rs (ich
wiederhole mich). Und auch sonst darauf achten das bei 52A alle Pfade
bestmöglich (Top/Bottom für hin/Rückpfad um die schleife für L gering zu
halten, also KEINE Lagenwechsel wenn es nicht zwingenst nötig ist,
alle Pfade extrem kurz, Cu 70u etc), ausgeführt werden. Beachte auch bei
diesen Freuquenzen das Du schon mit dem "Skinneffekt" rechnen mußt, denn
bei Strompulsen von 22ns Dauer "skint" es schon recht heftig.
Idealerweise alles so aufteilen das eine C-Batterie nur einen VCSEL
versorgt, damit ist es dann ein bischen einfacher die lokalen
spannungsabfälle in den Griff zu bekommen.
Wäre auch interessant zu sehen wie die Spannung am C während einem Puls
aussieht. Und - wo hast Du die Spannung gemessen? Stell das Oszi mal auf
die 2bit-averaging (weiß grad nicht wie das beim LeCroy heißt) in den
Kanal-Einstellungen, damit das Rauschen weniger wird. Und mach mal
Bilder mit 100ns/div. am Anfang vom Puls, denn da sieht man dann schon
recht gut was die Ursache sein könnte (L in der Zuleitung, R der Cs
etc). Bei den Messungen ist`s obligatorisch das Du mit der Feder mißt!
