Vivado MMCM VDHL Instanz erzeugen

Gast #6310303 
Hallo Leute,

bisher habe ich immer mit ISE 14.7 gearbeitet. Nun möchte ich mal den 
neuen Artix 7 FPGA ausprobieren und habe hierzu den VIVADO 2020.1 
installiert. Nun habe ich ein Projekt erstellt und unter den 
Projekteinstellungn VHDL ausgewähl.

Als nächste habe den IP-Core Generator gestartet und den IP-Core MMCM 
gewählt. Dort habe ich alles konfiguriert und dann auf OK geklickt. 
Anschließen erscheint das XCI-File in meinem Projekt. Jetzt möchte ich 
den Core verwenden. Normalerweise kenne ich das so das es dann einen 
VHDL-Wrapper gibt und ich somit die Instanz benutzen kann. Jedoch gibt 
es nur einen Verilog-Wrapper mit dem ich mich leider nicht besonders gut 
auskenne.

Wie kann ich den konfigurierten IO-Core denn jetzt verwenden?
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