Lötpasten-Menge für TQFN so okay?

[Azag . (azag)]

Hallo zusammen :)

ich habe einen 4x4mm TQFN mit 28 Pins und einem exposed Pad auf der 
Unterseite. Laut Datenblatt soll dieses Pad möglichst gut an Masse 
angebunden werden. Deswegen habe ich ein paar Vias in die Ecken und die 
Mitte des Pad gelegt.
Für die Lötpaste habe ich jetzt erstmal die 4 schraffierten Flächen 
vorgesehen. Mein Ziel war es, möglichst wenig (aber auf jeden Fall 
ausreichend) Lötpaste unter dem TQFN zu haben, damit es nicht zu 
ungewollten Kurzschlüssen zwischen dem exposed GND Pad und den äußeren 
Pins kommen kann.
Ich habe bisher noch keinerlei Erfahrungen sammeln können, wie sehr sich 
die DuKos auf die benötigte Lötpastenmenge auswirken.
Das ganze wird später maschinell gefertigt; Rücksicht auf das Aufbringen 
der Lötpaste mit einer Schablone und Bauteile von Hand ist daher nicht 
nötig.

Ich würde nun gerne wissen, ob meine Vorgehensweise so in Ordnung ist, 
bzw. was ich ändern könnte.

[Harald (Gast)]

Azag  . schrieb:
> Das ganze wird später maschinell gefertigt; Rücksicht auf das Aufbringen
> der Lötpaste mit einer Schablone und Bauteile von Hand ist daher nicht
> nötig.

Ich kenne es so, dass sich der Fertiger genau diese Baustellen ansieht 
und diese ggf. anpasst (hängt ja auch von der Stencil-Dicke und anderen 
Parametern ab). Grundsätzlich würde ich sagen passt so!

[Jens M. (schuchkleisser)]

Üblicherweise gibt der Chiphersteller im Datenblatt ein Stencil-Design 
vor, genau wie eins für den Footprint.
Damit bin ich bis jetzt gut gefahren...

[Squeegee (Gast)]

Hallo,

aus meiner Sicht gibt es hier fast nichts mehr zu verbessern, eine sehr 
gute Lösung.
Auch die Reduzierung der Lotpaste unter den Signalpads ist gut gelöst, 
so fliesst keine die überschüssige Zinnmenge nach aussen und bildet an 
der Hohlkehle der Anschlüsse keine hässlichen Kugeln.
Etwas Zinn wird in die Bohrungen fließen, aber die Gefahr, dass sich auf 
der Unterseite Lotkugeln bilden sehe ich hier nicht.

Normalerweise macht das Schablonendesign der Bestücker, er kennt seine 
Prozesse und weiss, an welchen Schrauben er drehen muß.

Gruß Squeegee

[Max G. (l0wside)]

Mit ähnlichen Designs habe ich auch schon gearbeitet. Das ist ok so, 
wenn du keine großen Leistungen abführen musst. Das Zinn unter dem 
Exposed Pad wird vermutlich nicht alles bedecken, sondern Inseln bilden. 
Wenn dein thermisches Design auf Kante genäht ist, solltest du Versuche 
fahren. Der Rth-Wert aus dem Datenblatt gilt i.d.R. nur bei 
vollflächiger Anbindung des Exposed Pad.

Wenn es nur um eine saubere Anbindung der Masse geht und das Ganze 
thermisch eher unkritisch ist, passt das so wunderbar.

[Bürovorsteher (Gast)]

Sollte so gehen. Für eine Schablone mit 100 µm würde ich etwas größere 
Flächen spendieren.

[Azag . (azag)]

Danke schon einmal für all die Antworten.

Mein Fertiger hat Bedenken bei der ersten Variante angemeldet. Er würde 
die nur mit Filled+Capped Vias machen wollen. Das will ich aus 
Kostengründen allerdings vermeiden.
Ich habe nun die mittlere Durchkontaktierung weggelassen und eine 
größere, um 45° gedrehte, Fläche für die Lötpaste eingezeichnet.
Das sollte hoffentlich besser zum fertigen sein.

Die Abwärme des ICs wird wohl maximal im unteren zweistellen Milliwatt 
Bereich liegen. Mit der neuen Variante sollte die Lötpaste vollkommen 
ausreichen für eine gute elektrische Anbindung.