Forum: FPGA, VHDL & Co. Google fertigt OpenSource ICs in 130nm bis 10mm2 kostenlos


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von Max M. (maxmicr)


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von Jack V. (jackv)


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https://www.theregister.com/2020/07/03/open_chip_hardware/

… nochmal ohne dieses furchtbare AMP.

von Fitzebutze (Gast)


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Im Ernst?

In den Cell-Libraries ist noch nix drin ausser ein XOR-Gate. Bisschen 
wenig für eine Opensource-Library.

Sieht für mich nach viel Wind um ein Projekt aus, was noch nicht ganz 
fertig geopensourct ist. Garniert mit einer Menge britischem 
Marketing-Bullshit.
Nu, irgendwie wird sich dieses "Gratisangebot" lohnen, nur ist gerade 
nicht so klar, für wen.

von Markus F. (mfro)


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Ich muss gestehen, ich habe keinerlei Vorstellung, was man auf 10 mm² 
(also etwa 3 x 3 mm) in 103nm unterbringen kann.

Rein bauchgefühlsmässig würde ich annehmen - nicht so wahnsinnig viel?

Hat da jemand reale Beispiele, welche Grössenordnungen man annehmen 
kann?

: Bearbeitet durch User
von Martin (Gast)


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Ist das nicht toll: Google fertig völlig uneigennützig ICs.  Das größte 
Datenschnüffelschwein der Welt erschließt sich ein neues Geschäftsfeld.

Müsst ihr unbedingt alle mitmachen.

von Max M. (maxmicr)


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Ich könnte mir auch vorstellen, dass das eigene VHDL produktionsreif für 
einen IC zu machen ungefähr so ist wie wenn man von einer 
Spielzeugrakete aus Lego auf einmal eine echte Rakete, die bis zum Mond 
fliegt, bauen soll.

: Bearbeitet durch User
von Jack V. (jackv)


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Martin schrieb:
> Ist das nicht toll: Google fertig völlig uneigennützig ICs.  Das größte
> Datenschnüffelschwein der Welt erschließt sich ein neues Geschäftsfeld.

Google/Alphabet ist zweischneidig. Dass es ’ne gewaltige Datenkrake mit 
dadurch furchtbar konzentrierter Macht, und noch viel mehr aggregiertem 
Geld ist, steht außer Frage. Auf der anderen Seite hat’s aber auch viele 
tolle Dinge geschaffen und sie den Menschen geschenkt – was letztlich 
durch den o.g. Aspekte überhaupt erst möglich wurde. Insofern würde ich 
dieses Projekt nicht direkt von vorneherein aburteilen, sondern lieber 
aufmerksam beobachten. Vielleicht fällt ja noch ’n völlig freier μC raus 
…

von MaWin (Gast)


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Google wird schlicht und einfach selber grosse IC produzieren mithilfe 
von SkyWorks, und hat am Rand des Wafers noch ungenutzten Platz. Freut 
euch über eine kostenlose Designsoftware, auch wenn niemand, der jetzt 
erst beginnt, es auf den Wafer schaffen wird. Es geht sowieso nur um 
open source designs, also nichts was vor der Welt und Google und dank 
GitHub Microsoft je geheim gewesen wäre.

von Fitzebutze (Gast)


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Markus F. schrieb:
> Rein bauchgefühlsmässig würde ich annehmen - nicht so wahnsinnig viel?

Eine pipelined ZPU mit wenig SRAM (4kB) passt gut in 1mm², RISC-V 32 
ohne Schmankerl sollte auch gehen.

Aber: Damit hat man noch keine Pads, und dann wird's eng mit 3x3mm.
Ansonsten reichts aber vermutlich um ein Analogdesign zu testen. Wenn 
man sein IP nicht an die Google-Techscouts oder an's DoD verschenken 
will, kann man sich aber auch für wenige 1000€/mm² einfach bei den 
üblichen Verdächtigen (und hier in Europa) einkaufen. Das Teure ist die 
Arbeit um die Simulation/Verifikation herum.

von John D. (drake)


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Fitzebutze schrieb:
> üblichen Verdächtigen (und hier in Europa) einkaufen. Das Teure ist die
> Arbeit um die Simulation/Verifikation herum.

Und die Software-Lizenzen...

von Fitzebutze (Gast)


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John D. schrieb:
> Und die Software-Lizenzen...

Naja, theoretisch kann man ja alles mit den OpenSource-Tools 
verifizieren und yosys hat da bisher eine gute Nummer gemacht. Wenn aber 
die Code-Qualität weiter den Bach runter geht, muss man wieder die 
Verifikationstools mit einem $$$$$-Verifikationstool verifizieren...

MaWin schrieb:
> Freut
> euch über eine kostenlose Designsoftware

Gibt es doch schon, ohne viel Wind und MBS, siehe qflow.

von F. M. (foxmulder)


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Oder ganz klassisch mit Papier, Overheadfolie und Teledeltos Papier.....

von A. K. (prx)


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Markus F. schrieb:
> Ich muss gestehen, ich habe keinerlei Vorstellung, was man auf 10 mm²
> (also etwa 3 x 3 mm) in 103nm unterbringen kann.

AMD K7 (Thoroughbred B) im Sockel A: 85mm² in 130nm Technik. 
Einschliesslich insgesamt 384 kB Caches.

: Bearbeitet durch User
von wosnet (Gast)


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Warum denken gleich alle an Digitaldesign?
Für analoge Schaltungen braucht es im PDK nur nmos/pmos und ein paar 
passive Bauelemente. Und in 130nm-Technologie lassen sich, trotz des 
Alters, locker Schaltungen bis etwa 6 GHz aufbauen.
Für die Einschätzung der Größe im Analogentwurf:
Ich habe mal auf 180nm einen 5-GHz Direktmischempfänger + PLL 
realisiert, Größe etwa 2mm².

von S. R. (svenska)


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Fitzebutze schrieb:
> Wenn aber die Code-Qualität weiter den Bach runter geht,
> muss man wieder die Verifikationstools mit einem
> $$$$$-Verifikationstool verifizieren...

Ist die Qualität von Yosys so schlecht?

von S. R. (svenska)


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Wenn man sich das Video (bzw. den Vortrag) anschaut, dann ist das nicht 
ganz so simpel.

Erstmal muss das gesamte Projekt (also von HDL bis Layout) Open-Source 
sein, und es muss einem Open-Source-Flow folgen. Also keine 
kommerziellen Tools mittendrin und keine Geheimniskrämerei.

Dann bekommt man zwar 10mm² Fläche, aber der eigentliche Chip hat etwa 
13mm² und enthält auch noch einen kleinen RISC-V mit ein bisschen SRAM 
und Power-Logik. Wie die implementiert sind, entscheidet man nicht 
selbst, und dementsprechend ist auch der Pinout nicht komplett frei 
(aber man kann Pinmultiplexing mit dem RISC-V machen).

Damit bekommen sie bei jeder Fertigung wesentlich mehr Varianten und 
können die Tools, Standardzellen und Speicherblock-Makros gleich 
mittesten. Im Gegenzug bekommt man dafür "zwischen 100 und 400 Chips" 
kostenlos - und der Prozess kann auch 5V I/O, wenn man möchte.

Und es ist vollkommen akzeptabel, wenn so ein Chip nicht funktioniert. 
Aus Fehlern lernt man - und je mehr Varianten man testet, umso mehr 
Fehler lassen sich finden.

Find ich ein grundsätzlich faires Angebot. Die erste Runde hat 40 
Plätze, und wenn mehr als 40 Einsendungen kommen sollten, dann werden 
die sich ein Auswahlverfahren überlegen.

Achso, und Analogentwicklung wird zumindest für den Anfang schwierig, 
weil es im PDK das alles noch nicht gibt. Das muss noch freigegeben 
werden (d.h. den Skyworks-Code aufräumen bzw. aus anderen Quellen 
sammeln).

MaWin schrieb:
> Google wird schlicht und einfach selber grosse IC produzieren mithilfe
> von SkyWorks, und hat am Rand des Wafers noch ungenutzten Platz.

Eher unwahrscheinlich, weil das eine eher abgehangene 130nm-Technologie 
ist, nicht der neuste Kram für Googles TPU. Zumindest dem Vortrag nach 
klang das auch nicht nach "wir haben da noch ungenutzte Waferfläche zu 
verschenken". Zumal der Tim, der das da treibt, auch in Yosys und 
artverwandten Projekten aktiv ist.

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von F. M. (foxmulder)


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S. R. schrieb:
> und enthält auch noch einen kleinen RISC-V mit ein bisschen SRAM
> und Power-Logik.

Was ist wenn ich einen reinen analog IC haben möchte?
Wieso sollte man gezwungenermaßen einen Prozessor oben haben wollen?

Das erschließt sich mir nun wirklich nicht.

mfg

von S. R. (svenska)


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F. M. schrieb:
> Was ist wenn ich einen reinen analog IC haben möchte?

Dann wirst du dir was anderes einfallen lassen müssen.
Außerdem hast du sowieso noch keine Analog-Teile im PDK.

> Wieso sollte man gezwungenermaßen einen Prozessor oben haben wollen?

Die wollen in erster Linie die Toolchain und das PDK testen und 
entwickeln, und das sind heutzutage nunmal hauptsächlich digitale ICs 
mit Mikrocontrollern drin. Nicht vergessen - das sind Softwerker, die 
das vorantreiben.

> Das erschließt sich mir nun wirklich nicht.

Es geht denen nicht darum, dass nun jeder für sein Hobbyprojekt eigene 
ICs fertigen kann, sondern darum, eine funktionierende Toolchain zu 
entwickeln. Und dazu brauchen sie möglichst viele unterschiedlich 
aufgebaute Chips.

Der erste GCC war vermutlich auch Grütze verglichen mit damaligen 
kommerziellen Compilern... aber er war kostenlos und wurde dann 
verbessert.

: Bearbeitet durch User
von Fitzebutze (Gast)


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S. R. schrieb:
> Fitzebutze schrieb:
>> Wenn aber die Code-Qualität weiter den Bach runter geht,
>> muss man wieder die Verifikationstools mit einem
>> $$$$$-Verifikationstool verifizieren...
>
> Ist die Qualität von Yosys so schlecht?

Grade ist nach meinem Geschmack zuviel Gehäcke und Murks im Gange und 
saubere Testsuites fehlen. Hoffe, sie kriegen's bald in den Griff. Fing 
nämlich gut an.

von Marek N. (bruderm)


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Klingt gut! Ich brauch noch p-Kanal-MOSFETs mit mit 1500 V 
Spannungsfestigkeit.

von Blechbieger (Gast)


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S. R. schrieb:
> Erstmal muss das gesamte Projekt (also von HDL bis Layout) Open-Source
> sein, und es muss einem Open-Source-Flow folgen. Also keine
> kommerziellen Tools mittendrin und keine Geheimniskrämerei.

Sicher? Ich habe das Video nicht angeschaut aber im README des 
Git-Repositories steht

 * EDA tooling support files for multiple open source and proprietary 
design flows.

und Synopsys Primetime und Design Compiler sind in Commit Messages 
erwähnt.

Aber interessant ist es auf jeden Fall und ich denke die feinste 
Strukturbreite für die Open-Source Standardzellbibliotheken verfügbar 
sind.

Ich hoffe sie werden komplette Dockercontainer mit Open-Source 
Toolchains bereit stellen denn das Setup ist kompliziert und hat mich 
bisher daran gehindert Yosys/GHDL auszuprobieren.

von Fitzebutze (Gast)


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Blechbieger schrieb:
> Ich hoffe sie werden komplette Dockercontainer mit Open-Source
> Toolchains bereit stellen denn das Setup ist kompliziert und hat mich
> bisher daran gehindert Yosys/GHDL auszuprobieren.

An der Front gibt es ja was:

https://github.com/ghdl/docker

Div. User haben auch schon Binder (Jupyter notebooks) fabriziert, die 
ohne SW-Gefrickel die Synthese anwerfen und Target programmieren, etc.
Dürften die Chancen gut stehen, dass der PDK-Flow ähnlich zum Ticken zu 
bringen ist.

von Blechbieger (Gast)


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Fitzebutze schrieb:
> An der Front gibt es ja was:
>
> https://github.com/ghdl/docker

Das kenne ich, scheint aber nur FPGA Targets out-of-the-Box zu 
unterstützen. Ich hoffe auf ein Docker das Qflow, Yosys, GHDL, 
verschiedene Standardzellenbibliothekein und was alles noch dazu gehört 
Ready-to-Use verpackt.

Fitzebutze schrieb:
> Div. User haben auch schon Binder (Jupyter notebooks) fabriziert, die
> ohne SW-Gefrickel die Synthese anwerfen und Target programmieren, etc.

Klingt interessant, hast du Links dazu? Mir geht es speziell um Std-Cell 
Targets.

von Fitzebutze (Gast)


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Blechbieger schrieb:
> Klingt interessant, hast du Links dazu? Mir geht es speziell um Std-Cell
> Targets.

Dieser Container deckt zumindest Co-Simulation und Synthese für ECP5 ab:

https://github.com/hackfin/hdlplayground

Vermutlich muss man externe Bibliotheken nur als *.deb-Package irgendwo 
her ziehen und sich die Inference-Regeln für seinen Target schreiben.

von Blechbieger (Gast)


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Danke, muss ich mir bei Gelegenheit anschauen. So viele Ideen, so wenig 
Zeit, trotz Kurzarbeit.

von S. R. (svenska)


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Blechbieger schrieb:
>> Erstmal muss das gesamte Projekt (also von HDL bis Layout) Open-Source
>> sein, und es muss einem Open-Source-Flow folgen. Also keine
>> kommerziellen Tools mittendrin und keine Geheimniskrämerei.
>
> Sicher? Ich habe das Video nicht angeschaut
> aber im README des Git-Repositories steht

Hmm, komplett sicher bin ich mir gerade nicht. Sie unterstützen 
kommerzielle Tools, aber es geht auch darum, die Open-Source-Tools 
voranzubringen. Insofern sind die schon wichtig.

In jedem Fall muss so ein Projekt von oben bis unten frei sein.

> Aber interessant ist es auf jeden Fall und ich denke
> die feinste Strukturbreite für die Open-Source
> Standardzellbibliotheken verfügbar sind.

Es gibt laut Aussage des Videos noch genau eine weitere solche 
Bibliothek, die aber für 500nm bzw. 350nm-Prozesse entwickelt wurde. 
Darüber hinaus gibt es garnichts, was kompatibel mit Open 
Source-Lizenzen ist. Entweder komplett kommerziell oder CC-BY-NC (also 
unbrauchbar).

von Fitzebutze (Gast)


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S. R. schrieb:
> Hmm, komplett sicher bin ich mir gerade nicht. Sie unterstützen
> kommerzielle Tools, aber es geht auch darum, die Open-Source-Tools
> voranzubringen. Insofern sind die schon wichtig.

Ich verstehe nur nicht, warum man dann ein unfertiges Skelett auf github 
wirft und grosspurige Ankündigungen zu 'gratis' macht, was schon im 
November (wenn ich das richtig kapiert habe) mit dem ersten Tapeout 
beginnen soll. Irgendwas passt da nicht so ganz zusammen.

Und dann noch Zwangsbeglückung mit deren RISC-V, na ob das die 
Akademiker (an die es wohl gerichtet ist) so vom Hocker reisst.
Aber man kann es ja mal probieren. Ich würde mir halt eher wünschen, 
dass Leute wie mithro bei den Hausaufgaben bleiben, die bei yosys noch 
gemacht werden sollten anstatt sich so vor den Karren spannen zu lassen.

von S. R. (svenska)


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Naja, das ist Open Source im klassischen Sinn - "release early, release 
often". Zumal er im Video vom 30. Juli (nicht Juni) sprach, aber das 
könnte auch ein Fehler in der Folie gewesen sein.

Das ist offensichtlich kein "wir machen euch kostenlos Chips"-Projekt, 
sondern ein "wir wollen die Software verbessern und weil wir dafür viele 
Designs brauchen, fertigen wir eure Designs"-Projekt. Win-win.

Wenn du ein Nullsummenspiel willst, dann kannst du den normalen Weg 
gehen. Kostet halt Geld, was in der Akademie notorisch klamm ist.

Vor vier Jahren wäre das für mich interessant gewesen, inzwischen bin 
ich aus dem Hochschulwesen raus. So, wie sich das gerade entwickelt, ist 
das wohl auch besser so.

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