Forum: FPGA, VHDL & Co. vhdl process zeitablaufdiagramm


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von Mans A. (mansmaak)


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Hallo Leute,

warum kriege ich solch einen Verlauf für Y raus? (siehe Anhang)

von Robert P. (fpgazumspass) Benutzerseite


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Weil c in der Sensitivitylist fehlt und deshalb der einzige Zeitpunkt 
für einen Wechsel von y auf 1 der ist, an dem sich a wieder von 0 auf 1 
ändert.

Einfacher wäre es, du schreibst:

y <= a and b and c;

ganz ohne process.

von Lothar M. (lkmiller) (Moderator) Benutzerseite


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Robert P. schrieb:
> Einfacher wäre es, du schreibst:
> y <= a and b and c;
Dazu gehört aber schon wenigstens, dass man die Grundfunktion eines 
"AND" verstanden hat und es erkennen kann.
Wenn man, um das "unvollständige Sensitivliste"-Problem zu umgehen, 
einfach nur den Prozess in eine nebenläufige Beschreibung umsetzen will, 
dann eher so:
y <= '0' when a='0' else
     '0' when b='0' else
     '0' when c='0' else
     '1';
Bzw. so, wenn man wenigstens das "NOT NOR" erkannt hat:
y <= '0' when (a='0' or b='0' or c='0') else  '1';
(die Klammern sind hier unnötig und nur ein syntaktisches Hilfsmittel 
zum leichteren Erkennen des OR mit seinen negierten Eingängen)

von Mans A. (mansmaak)


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