Warum funktioniert Bit-Toggle mit XOR nicht im Interrupt?

[Max M. (maxmicr)]

Hat jemand eine Idee, warum beim STM32F103C8 ein Bit-Toggle per XOR in 
einem Timer-Interrupt nicht funktioniert?

void TIM2_IRQHandler() {
  GPIOC->ODR ^= GPIO_ODR_ODR13;
  TIM2->SR &= ~TIM_SR_UIF;
}

Entsprechendes Assembly (sieht okay aus):

    71:         GPIOC->ODR ^= GPIO_ODR_ODR13; 
0x0800031A 6801      LDR      r1,[r0,#0x00]
0x0800031C F4815100  EOR      r1,r1,#0x2000
0x08000320 6001      STR      r1,[r0,#0x00]

Sobald ich mit dem Debugger durchsteppe, funktioniert es auch. Nur im 
laufenden Betrieb nicht.

Das hier dagegen funktioniert auch im Betrieb:

void TIM2_IRQHandler() {
  if(is_led_on) {
    GPIOC->ODR &= (uint16_t)( ~GPIO_ODR_ODR13 );
    is_led_on = false;
  } else {
    GPIOC->ODR |= GPIO_ODR_ODR13;
    is_led_on = true;
  }
  TIM2->SR &= ~TIM_SR_UIF;
}

Für den jeweiligen Fall erhalte ich die angehängten Messungen mit einem 
Logic Analyzer.

Das funktioniert übrigens auch:

  while(true) {
    GPIOC->ODR ^= GPIO_ODR_ODR13;
    wait(1000000);
    GPIOC->ODR ^= GPIO_ODR_ODR13;
    wait(1000000);
  }

[Jim M. (turboj)]

Falsch herum, so wäre es richtig:

void TIM2_IRQHandler() {
  TIM2->SR &= ~TIM_SR_UIF;
  GPIOC->ODR ^= GPIO_ODR_ODR13;
}

Hintergrund ist der Schreibpuffer im Cortex-M, der dazu führt das der 
Interrupt Handler 2x hintereinander ausgeführt wird, weil das Flag nicht 
rechtzeitig vor dem Tail-Chaining zurück gesetzt wird.

Der nachfolgende GPIO Zugriff ändert dies - nun ist das Interrupt Flag 
im NIVC zurück gesetzt während des Rücksprungs.

[Max M. (maxmicr)]

Tatsächlich. Vielen Dank!

[Stefan F. (Gast)]

Jim M. schrieb:
> Hintergrund ist der Schreibpuffer im Cortex-M, der dazu führt das der
> Interrupt Handler 2x hintereinander ausgeführt wird, weil das Flag nicht
> rechtzeitig vor dem Tail-Chaining zurück gesetzt wird.

Wegen dieser Sache hatte ich mal eine andere mutmaßliche Fehlfunktion an 
der ist schier verzweifelte.

Vielleicht sollte ST mal eine Anleitung veröffentlichen, wie man korrekt 
zischen den Zeilen des Referenzhandbuches liest und welche 
Kapitel-Übergreifenden Zusammenhänge es da gibt, die nicht direkt im 
Text stehen.

Wenn man von AVR auf STM32 wechselt, fällt man da sonst in ziemlich 
schockierend kaltes Wasser.

[Peter D. (peda)]

Bei den Boliden sind Interrupt-Controller und CPU getrennt getaktete 
Einheiten. Daher dauert es ein paar Takte, ehe ein Befehl von der CPU 
beim Interrupt-Controller wirksam geworden ist. Das genaue Verhalten 
sollte aber im Manual zum Interrupt-Controller stehen.

Ähnliches gibt es auch beim asynchronen Timer des AVR (z.B. ATtiny261). 
Da dauert es mehrere Takte, ehe ein Löschen des Interruptflags alle 
Synchronisationsstufen des Timers durchlaufen hat. Der Pferdefuß dabei 
ist, diese Verzögerung ist auch im synchronen Mode wirksam.