Hallo, Ich verwende einen DDS für den Referenztakteingang einer PLL (ca. 10 MHz). Dabei wird das Rechtecksignal des DDS-Ausgangs in die PLL geleitet. Um den 1 Cycle-Timing-Jitter des DDS-Referenzoszillators [50 MHz] zu reduzieren, würde ich nun einen passiven Chebyshev LC-Tiefpass-Filter dazwischenschalten. Blöderweise muss lt. PLL-Datenblatt die Slew Rate bei fref < 20MHz größer als 50 V/us sein - das Rechtecksignal sollte also durch das Filter nicht zu "langsam" werden. Nun bin ich in der Spice-Simulation leider knapp unter den besagten 50 V/us und benötige nun einen schnellen Komparator, um wieder ein Rechtecksignal für die PLL aus dem Sinus zu erzeugen. Der Komparator sollte Single Supply sein und mir idealerweise 0 V und 3.3 V für die PLL ausgeben. Da hatte ich den AD8561 ins Auge gefasst. Nun das Problem: Da ich das Ausgangssignal des Filters DC-mäßig entkoppeln will (um ein einigermaßen stabiles 50%-Tastverhältnis für die PLL zu erzeugen), habe ich mir gedacht, ich setze einen Komparator-Eingang auf 0V. Das will der Komparator nicht (die negative Spannung erzeugt den Effekt eines Umschaltens ins positive, zumindest in der Simulation). Nun würde ich einen Spannungsteiler mit 1/4-Teilerfaktor einbauen, allerdings könnte in de Realität das Spannungssignal am LC-Filter-Ausgang auch niedriger sein, dann könnte das Teilerverhältnis nicht optimal sein. Nun frage ich mich, ob die Schaltung robust genug ist. Gibt es Vorschläge, wie man das besser machen kann (anderer Komparator?).
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>Das will der Komparator nicht (die negative Spannung erzeugt den Effekt >eines Umschaltens ins positive, zumindest in der Simulation). Wird dann wohl auch in der Realität so sein - ist jedenfalls nicht ungewöhnlich, je nach OPV-Typ. >Nun würde ich einen Spannungsteiler mit 1/4-Teilerfaktor einbauen, Warum ausgerechnet 1/4? Mach doch einfach 1/2, dann liegt der DC-Pegel genau auf Mitte, und wenn der Sinus symmetrisch ist, dann erzeugt der auch ein 50%-Rechteck.
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Jens G. schrieb: >>Nun würde ich einen Spannungsteiler mit 1/4-Teilerfaktor > einbauen, > > Warum ausgerechnet 1/4? Mach doch einfach 1/2, dann liegt der DC-Pegel > genau auf Mitte, und wenn der Sinus symmetrisch ist, dann erzeugt der > auch ein 50%-Rechteck. Der DDS hat lt. Kalkulation ca. 200 Ohm Ausgangswiderstand, und 200 Ohm habe ich, wie im Screenshot auch zu sehen ist, als Ausgangswiderstand für den LC-Tiefpass veranschlagt - daher halbiert sich die Spannung sowieso erstmal, und dann muss man sie nochmal halbieren, um die Schalt-Schwelle in die Mitte der Schwingung zu setzen - Man kann erkennen, dass die 50% ON und 50% OFF in der zweiten Simulation passen würde.
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Also wenn die 200Ohm einzuhalten sind, dann würde ich den R16 wegmachen, und nach dem C23 dann den 1:1 Spannungsteiler platzieren, mit 2x400Ohm (390Ohm). Zumal der R16 offensichtlich den Ausgang des DDS DC-mäßig zu belasten scheint. Oder braucht der DD einen DC-Pfad nach Masse?
Jens G. schrieb: > Also wenn die 200Ohm einzuhalten sind, dann würde ich den R16 > wegmachen, > und nach dem C23 dann den 1:1 Spannungsteiler platzieren, mit 2x400Ohm > (390Ohm). > Zumal der R16 offensichtlich den Ausgang des DDS DC-mäßig zu belasten > scheint. Oder braucht der DD einen DC-Pfad nach Masse? C23 und R17 gehören eigentlich nicht mehr in lösung1.png dazu und können weg. Ich kenne mich auch nicht im Detail mit LC-Filtern aus, aber der LC-Filter ist auf einen Ein- und Ausgangswiderstand von 200 Ohm dimensioniert und muss auch so belastet werden - sonst würde er so nicht funktionieren. Ich könnte mal versuchen den LC-Filter auf z.B. 1kOhm Ein+Ausgang zu dimensionieren, damit der DDS weniger belastet wird.
Wieso ist eigentlich Dein OPV so merkwürdig verschaltet? Paßt doch gar nicht zum Datenblatt, noch dazu mit den komischen Nummern da drin ...
Der Common_Mode-Bereich des AD8561 liegt übrigens bei 0...1,5V (bei Ub=3V). Der Spannungsteiler sollte also so dimensioniert werden, daß die Umschaltschwelle mittendrin liegt. Und der überlagerte Sinus sollte diese Werte auch nicht überschreiten.
Jens G. schrieb: > Wieso ist eigentlich Dein OPV so merkwürdig verschaltet? Paßt doch > gar > nicht zum Datenblatt, noch dazu mit den komischen Nummern da drin ... Aus Zeitgründen habe ich einfach aus der Spice-Datei eine Schematic generiert - das war ein Zeitaufwand von einem Klick (das Spice-Modell ist übrigens auch im Datenblatt zu finden). * Node assignments * non-inverting input * | inverting input * | | positive supply * | | | negative supply * | | | | Latch * | | | | | DGND * | | | | | | Q * | | | | | | | QNOT * | | | | | | | | .SUBCKT AD8561 1 2 99 50 80 51 45 65 Jens G. schrieb: > Der Common_Mode-Bereich des AD8561 liegt übrigens bei 0...1,5V > (bei > Ub=3V). Der Spannungsteiler sollte also so dimensioniert werden, daß die > Umschaltschwelle mittendrin liegt. Und der überlagerte Sinus sollte > diese Werte auch nicht überschreiten. OK
Daniel R. schrieb: > Um den 1 Cycle-Timing-Jitter des DDS-Referenzoszillators [50 MHz] zu > reduzieren, würde ich nun einen passiven Chebyshev LC-Tiefpass-Filter > dazwischenschalten. Die PLL hat doch sowieso einen Tiefpass hinterm Phasenkomparator. Reicht der nicht?
Wolfgang schrieb: > Daniel R. schrieb: >> Um den 1 Cycle-Timing-Jitter des DDS-Referenzoszillators [50 MHz] zu >> reduzieren, würde ich nun einen passiven Chebyshev LC-Tiefpass-Filter >> dazwischenschalten. > > Die PLL hat doch sowieso einen Tiefpass hinterm Phasenkomparator. > Reicht der nicht? Guter Punkt! Der LC-Filter hat 7. Ordnung, der PLL-Loop-Filter 4. Ordnung (ist halt nicht optimal, aber man könnte die Ordnung natürlich erhöhen, wobei mehr als 5. Ordnung glaube ich regulär nicht vorgesehen ist). Edit: Wobei genaugenommen das Loop-Filter in jedem Fall reichen würde, da die Grenzfrequenz ja auch um den Faktor 100 niedriger ist. Die Frage ist eigentlich nur, ob der Jitter nicht in der PLL schon Probleme machen kann (also am Vorteiler oder Phasenkomparator)? Das müsste ich aber recherchieren, das weiß ich nicht. Weiß das jemand?
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Daniel R. schrieb: > Der LC-Filter hat 7. Ordnung, der PLL-Loop-Filter 4. Ordnung (ist halt > nicht optimal, aber man könnte die Ordnung natürlich erhöhen, wobei mehr > als 5. Ordnung glaube ich regulär nicht vorgesehen ist). Das Loop-Filter arbeitet auf einer viel niedrigeren Frequenz. Einfach nur die Ordnung der Filter zu vergleichen, bringt da wenig.
Daniel R. schrieb: > Der LC-Filter hat 7. Ordnung, der PLL-Loop-Filter 4. Ordnung (ist halt > nicht optimal, aber man könnte die Ordnung natürlich erhöhen, wobei mehr > als 5. Ordnung glaube ich regulär nicht vorgesehen ist). Ist dieses LC-Filter das Rekonstruktionsfilter des DDS-Synthesizers? > Die Frage ist eigentlich nur, ob der Jitter nicht in der PLL schon > Probleme machen kann (also am Vorteiler oder Phasenkomparator)? > Das müsste ich aber recherchieren, das weiß ich nicht. Ja, zumindest Teile davon. Der Jitter, bzw. im Frequenzbereich betrachtet das Phasenrauschen, hat eine frequenzabhängige spektrale Leistungsdichte. Der Anteil des Phasenrauschens des Referenzsignals am Phasen-Frequenzdetektor der PLL, der innerhalb des Durchlassbereichs des Schleifenfilters liegt, trägt zum Phasenrauschen des Ausgangssignals in der Nähe des Trägers bei. Außerhalb des Durchlassbereichs des Schleifenfilters wird das Phasenrauschen hingegen durch den VCO der PLL bestimmt. Siehe hier, die zweite Abbildung auf der Seite beschreibt die genannten Verhältnisse: https://www.analog.com/en/technical-articles/phase-noise-of-integer-n-and-fractional-n-pll-synthesizers.html Wenn das Phasenrauschen am Ausgang minimiert werden soll, ist der Jitter des Referenzsignals und seine Verteilung (spektrale Leistungsdichte) also schon wichtig. Wie die PLL nun auszulegen ist, kommt auf Deine Anforderungen an das zu erzeugende Signal an.
Daniel R. schrieb: > Ich verwende einen DDS für den Referenztakteingang einer PLL (ca. 10 > MHz). > Dabei wird das Rechtecksignal des DDS-Ausgangs in die PLL geleitet. Also erstens: Wozu willst du für ein PLL-System eigentlich ein DDS als Referenz nehmen? Nimm einen 10 MHz Quarzoszillator und gut isses. Und zweitens: Ein DDS erzeugt an seinem Ausgang kein Rechteck, sondern einen Sinus (in Stufen) - sofern man keinen AD9833 benutzt. Falls du wirklich ein DDS als Referenz benutzen willst, dann brauchst du am DDS-Ausgang einen Tiefpaß, der aus dem stufigen Sinus einen schön glatten Sinus macht. Wenn der genügend Amplitude hat, dann kann der auch so wie er ist als Referenzsignal dienen. Und falls nicht, dann guck nach, welche Eingangsimpedanz das PLL-System am Referenzeingang hat. Dort könnte man problemlos einen Autotrafo (kleiner Doppellochkern) plazieren, der den Sinus aus dem Filter amplitudenmäßig hochsetzt und keinerlei zusätzliches Jittern/Rauschen erzeugt. W.S.
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Mario H. schrieb: > Daniel R. schrieb: >> Der LC-Filter hat 7. Ordnung, der PLL-Loop-Filter 4. Ordnung (ist halt >> nicht optimal, aber man könnte die Ordnung natürlich erhöhen, wobei mehr >> als 5. Ordnung glaube ich regulär nicht vorgesehen ist). > > Ist dieses LC-Filter das Rekonstruktionsfilter des DDS-Synthesizers? Dsa Filter war nicht als Rekonstruktionsfilter geplant (ist aber eins), ich habe es eigentlich nur wegen dem Timing-Jitter des Referenzoszillators verwenden wollen, sonst hätte ich es gar nicht verwendet. >> Die Frage ist eigentlich nur, ob der Jitter nicht in der PLL schon >> Probleme machen kann (also am Vorteiler oder Phasenkomparator)? >> Das müsste ich aber recherchieren, das weiß ich nicht. > > Ja, zumindest Teile davon. Der Jitter, bzw. im Frequenzbereich > betrachtet das Phasenrauschen, hat eine frequenzabhängige spektrale > Leistungsdichte. Der Anteil des Phasenrauschens des Referenzsignals am > Phasen-Frequenzdetektor der PLL, der innerhalb des Durchlassbereichs des > Schleifenfilters liegt, trägt zum Phasenrauschen des Ausgangssignals in > der Nähe des Trägers bei. Außerhalb des Durchlassbereichs des > Schleifenfilters wird das Phasenrauschen hingegen durch den VCO der PLL > bestimmt. > > Siehe hier, die zweite Abbildung auf der Seite beschreibt die genannten > Verhältnisse: > https://www.analog.com/en/technical-articles/phase-noise-of-integer-n-and-fractional-n-pll-synthesizers.html > > Wenn das Phasenrauschen am Ausgang minimiert werden soll, ist der Jitter > des Referenzsignals und seine Verteilung (spektrale Leistungsdichte) > also schon wichtig. Wie die PLL nun auszulegen ist, kommt auf Deine > Anforderungen an das zu erzeugende Signal an. Ich habe einen Screenshot aus ADIsimDDS angehängt, wo das Frequenzspektrum dargestellt wird, was da aus dem DDS bei einem 50MHz-Referenzoszillator und 10-MHz generierter Frequenz rauskommt (allerdings aus dem DAC-Ausgang, ich verwende ja das Rechtecksignal [MSBOUT des DAC]). Allerdings wird das (Phasen-)Rauschen vermutlich kontinuierlicher und nicht so diskret verteilt sein, wie auf dem Screenshot dargestellt. LC-Filter hätte eine fg von 13MHz. Und einen zweiten Screenshot mit der Filterfunktion. Mein PLL-Loop-Filter hat: fg=100kHz (4. Ordnung), Phasendetektorfrequenz bei 10 MHz - die wird ja theoretisch schon um 160 dB gedämpft. Von dem was ich nun sehe würde ich mal behaupten, dass der DAC und seine Frequenzprodukte auch ohne LC-Filter nahezu keine Auswirkung auf den PLL-Kreis haben sollten. Damit könnte ich mir das LC-Filter eigentlich sparen, oder? W.S. schrieb: > Also erstens: Wozu willst du für ein PLL-System eigentlich ein DDS als > Referenz nehmen? Nimm einen 10 MHz Quarzoszillator und gut isses. Die Frequenz bleibt aber nicht gleich, natürlich würde ich sonst was einfacheres verwenden. > Und zweitens: Ein DDS erzeugt an seinem Ausgang kein Rechteck, sondern > einen Sinus (in Stufen) - sofern man keinen AD9833 benutzt. Ich verwende ja nicht den DAC-Ausgang, sondern den digitalen Ausgang (MSB vom DAC).
Daniel R. schrieb: > Dsa Filter war nicht als Rekonstruktionsfilter geplant (ist aber eins), > ich habe es eigentlich nur wegen dem Timing-Jitter des > Referenzoszillators verwenden wollen, sonst hätte ich es gar nicht > verwendet. Mir ist nicht klar, was Du durch das Filtern erreichen möchtest. Den Cycle-to-Cycle-Jitter wird man mit einem Tiefpass jedenfalls nicht verbessern. > Ich habe einen Screenshot aus ADIsimDDS angehängt, wo das > Frequenzspektrum dargestellt wird, was da aus dem DDS bei einem > 50MHz-Referenzoszillator und 10-MHz generierter Frequenz rauskommt > (allerdings aus dem DAC-Ausgang, ich verwende ja das Rechtecksignal > [MSBOUT des DAC]). > Allerdings wird das (Phasen-)Rauschen vermutlich kontinuierlicher und > nicht so diskret verteilt sein, wie auf dem Screenshot dargestellt. > LC-Filter hätte eine fg von 13MHz. Das Bild zeigt nur das Breitbandspektrum des Signals hinter dem DAC mit Zero-Order-Hold. Über das stochastische Phasenrauschen in der Nähe des 10 MHz-Trägers sagt das nichts aus. > Mein PLL-Loop-Filter hat: fg=100kHz (4. Ordnung), Phasendetektorfrequenz > bei 10 MHz - die wird ja theoretisch schon um 160 dB gedämpft. Also interessiert Dich vor allem das Phasenrauschen des Referenzsignals im Abstand von bis zu 100 kHz vom 10 MHz-Träger; jenseits der 100 kHz schlägt das PLL-Schleifenfilter zu. Dazu enthalten die geposteten Bilder -- wie gesagt -- keine Informationen. Schau Dir nochmal den von mir in Beitrag "Re: Sinus- zu Rechtecksignal für PLL: Komparator" geposteten Link an und mache Dir klar, dass innerhalb der Bandbreite des Schleifenfilters der VCO dem Referenzsignal folgt. Rauschanteile innerhalb des 100 kHz-Bandes um den 10 MHz-Träger schlagen also auf den Ausgang durch, und werden auf der dB-Skala entsprechend 20·log(f_out/f_ref) von der PLL verstärkt, da die PLL multiplizierend wirkt. Was für einen DDS verwendest Du denn, und was sind Deine Anforderungen an die spektrale Reinheit des Ausgangssignals?
Hallo, jetzt hier nur eine kurze Antwort: Mario H. schrieb: > Daniel R. schrieb: >> Dsa Filter war nicht als Rekonstruktionsfilter geplant (ist aber eins), >> ich habe es eigentlich nur wegen dem Timing-Jitter des >> Referenzoszillators verwenden wollen, sonst hätte ich es gar nicht >> verwendet. > > Mir ist nicht klar, was Du durch das Filtern erreichen möchtest. Den > Cycle-to-Cycle-Jitter wird man mit einem Tiefpass jedenfalls nicht > verbessern. Da habe ich mich schon weiter oben falsch ausgedrückt, ich meinte den Clock-Jitter bedingt durch den Phasenakkumulator im DDS (also nicht direkt vom Ref-oszillator, sondern vom DDS). Den merkte ich markant am digitalen Oszilloskop (und logischerweise umso ausgeprägter, je höher die Ausgangsfrequenz relativ zur Ref-oszillatorfrequenz ist). Sofern ich nachfolgende Referenz richtig verstanden habe, sollte so ein Filter den zumindest reduzieren: https://www.analog.com/media/en/training-seminars/design-handbooks/Technical-Tutorial-DDS/Section7.pdf >> Ich habe einen Screenshot aus ADIsimDDS angehängt, wo das >> Frequenzspektrum dargestellt wird, was da aus dem DDS bei einem >> 50MHz-Referenzoszillator und 10-MHz generierter Frequenz rauskommt >> (allerdings aus dem DAC-Ausgang, ich verwende ja das Rechtecksignal >> [MSBOUT des DAC]). >> Allerdings wird das (Phasen-)Rauschen vermutlich kontinuierlicher und >> nicht so diskret verteilt sein, wie auf dem Screenshot dargestellt. >> LC-Filter hätte eine fg von 13MHz. > > Das Bild zeigt nur das Breitbandspektrum des Signals hinter dem DAC mit > Zero-Order-Hold. Über das stochastische Phasenrauschen in der Nähe des > 10 MHz-Trägers sagt das nichts aus. Das stimmt. >> Mein PLL-Loop-Filter hat: fg=100kHz (4. Ordnung), Phasendetektorfrequenz >> bei 10 MHz - die wird ja theoretisch schon um 160 dB gedämpft. > > Also interessiert Dich vor allem das Phasenrauschen des Referenzsignals > im Abstand von bis zu 100 kHz vom 10 MHz-Träger; jenseits der 100 kHz > schlägt das PLL-Schleifenfilter zu. Dazu enthalten die geposteten Bilder > -- wie gesagt -- keine Informationen. > > Schau Dir nochmal den von mir in > Beitrag "Re: Sinus- zu Rechtecksignal für PLL: Komparator" geposteten > Link an > und mache Dir klar, dass innerhalb der Bandbreite des Schleifenfilters > der VCO dem Referenzsignal folgt. Rauschanteile innerhalb des 100 > kHz-Bandes um den 10 MHz-Träger schlagen also auf den Ausgang durch, und > werden auf der dB-Skala entsprechend 20·log(f_out/f_ref) von der PLL > verstärkt, da die PLL multiplizierend wirkt. OK, verstanden.
um die Referenz für eine PLL zu verbessern würde ich eher einen Bandpass vorsehen, und anschliessend eine Verstärkerstufe (ggfs mit Limiter -> clipped sine wave) um die Slew rate zu verbessern. Das Phasenrauschen der "kleineren" DDS ICs ist sowieso eher schlecht, so dass sich extreme Mühe bei der Referenzaufarbeitung nicht unbedingt lohnt.
Wenn du wirklich ein Rechteck aus dem Sinus erzeugen willst, dann geht das einfacher (und wohl billiger) mit einem 74AC04 Gatter. Lege den Eingang mit einem Spannungsteiler auf VCC/2 und kopple deine 10MHz mit ein paar 100pF ein. Am Gatterausgang kommt ein sauberes Rechteck raus. Suche nach "LPRO-101 manual". Dort sind weitere Vorschläge für solche Rechteckkonverter drin incl. gemessenem Phasenrauschen. Einen Komparator würde ich eher nicht verwenden.
Tobias P. schrieb: > Wenn du wirklich ein Rechteck aus dem Sinus erzeugen willst, dann geht > das einfacher (und wohl billiger) mit einem 74AC04 Gatter. Lege den > Eingang mit einem Spannungsteiler auf VCC/2 Ja das stimmt, damit habe ich auch gute Erfahrungen gemacht. Ich verwende dafür üblicherweise Inverter der AUC serie von TI, die sind 3.3V tolerant und schnell genug um auch bei 200 MHz ein anständiges Signal zu liefern.
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Vielleicht auch lesenswert: http://www.ulrich-bangert.de/AMSAT-Journal.pdf , ca. Mitte des PDF Daraus die obige Abbildung... Michael
Daniel R. schrieb: > Sofern ich nachfolgende Referenz richtig verstanden habe, sollte so ein > Filter den zumindest reduzieren: > https://www.analog.com/media/en/training-seminars/design-handbooks/Technical-Tutorial-DDS/Section7.pdf Okay, wobei es in dem pdf um den Jitteranteil geht, der durch das ungefilterte oder schlecht gefilterte Signal des DAC entsteht, wenn man es auf einen Schmitt-Trigger gibt. Meine Ausführungen bezogen sich auf das trägernahe Phasenrauschen im Bereich bis einigen 100 kHz Abstand, was durch den Jitter der DDS-Clock und dem "Residual Phase Noise" des DDS dominiert wird. Der Anteil wird sich durch ein Tief- oder Bandpassfilter unbeeindruckt zeigen.
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