CMOS Schaltungstechnik aus Funktion aufstellen

ok gehen wir mal davon aus das es ein Fehler ist, kannst du mir dann 
bitte nur noch sagen wie man

das best case szenario (alle leitend )
das worst- case szenario( alle sperrend)
ermittelt ?

Also mich würde nur interessierren wie ich von Vdd bzw Masse aus den 
Pfad zum Potential an C_L ermittel.

ok hab es, ist eigentlich einfach, ich glaube die anzahl der mosfets 
soll bei worst case maximal sein und best case minimal oder

hmm hier ist die rede von best bzw worst case. Es geht darum die 
Transistoren zu dimensionieren (Weite z.b) und Anstiegs bzw Abstiegszeit 
der Schaltung ..

z.b. ist für die weite in der Aufgabenstellung das worst case szenario 
relevant. Für die Anstiegs bzw Abstegszeit das best case szenario (alle 
schalten durch steht hier noch einmal in klasmmer).

hmm vielen dank. Ich verstehe aber zb nicht wieso genau der Grüne Pfad 
in der Aufgabenstellung ,,worst-case" nicht durch A-B verlüft, sondern 
durch C? Soll eine reihenschaltung aus mehreren mosfets verhindert 
werden?

Mag ja als Aufgabe geeignet sein. Ansonsten sollte erstmal die Logik 
stimmig sein, bevor man an die elektrischen Parameter geht. B ist ohne 
Funktion, fliegt beim Minimieren raus - und damit das zweite A 
ebenfalls. 3 x P, 3 x N, das wars.

Und wer hat hat in der Handskizze an die P-Gates Kringel gezeichnet? P- 
und korrespondierende N-FETs werden Gate-seitig gleichphasig 
angesteuert, so dass eine Seite sperrt, die andere leitet.

Jürgen S. schrieb:
> Samuel C. schrieb:
>> Die Frage macht so keinen Sinn oder ich verstehe sie nicht. Was soll in
>> einem Gatter der Best-Case und was der Worst-Case sein?
>
> Wenn die Gatter so angesteuert werden, wie es bei CMOS vorgesehen ist,
> dann leiten die nicht alle gleichzeitig. Das tun sie teilweise während
> des Umschaltens, je nachdem, wie stark sich die einzelnen Kurven der
> Transistoren überlappen. Dies wiederum hängt u.a. von der Dotierung ab.
> Damit z.B. stellt man ja schnelle bzw stromsparende Technologien ein.
Hier geht es noch einen Schritt weiter in die analoge Welt, in der 
parallele Transistoren besser leiten und serielle schlechter und so das 
Timing beim Umladen beeinflussen. Dann aber die Logik nicht zu 
minimieren, ist schon ein gewisser Widerspruch.