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Forum: FPGA, VHDL & Co. Duty Cycle CoolRunner2


Autor: Matthias (Gast)
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Hallo,

in meinem VHDL-Design habe ich einen 55,55MHz Systemclock mit 50% Duty
Cycle an einem CPLD CoolRunner2 GCK Eingang.
Diesen Clock möchte ich gerne durch mein CoolRunner2 CPLD "jagen" und
diesen dann an einem anderen Output-Pin für eine LVDS Datenübertragung
zur Verfügung stellen.
Soweit so gut - funktioniert auch alles, nur der Duty Cycle hat sich
von 50% auf 57% verschlechtert. Das Ausgangs FF scheint einfach bei der
falling edge schneller zu schalten.
Wie kann ich einen 50% DC erreichen ohne z.B. eine externe
synchronisation mit einem externen FF und 110MHz Quartz?

Gruß
Matthias

P.S. Code + Messung im Anhang

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