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Automatisch Clock Difinitione
Gast
#389573
Moin, ich gebrauch einen Actel APA075 FPGA mit der Libero 7.0 Entwicklungsumgebung. Folgendes Problem tritt auf, beim compilieren werden die Siganla Busyadc und reset_in als clock signal definiert, somit kann ich dies auch nur an ganz bestimmt pins des fpgas legen. Eigentlich sollten es ganz normale eingangssignale sein wie die anderen auch. Kann mir jemand mit einer löhsung behilflich sein ?? Danke Erik.
Gast
#389574
Die Zeile
--Taktausgabe für A/D Wandler
clockad_out <= clock;
hat nichts vor der reset bedingung zu suchen. Ziehe diese vor den
process.
Alle Anweisungen vor der Reset Bedingung haben dort nichts zu suchen. Obwohl es als VHDL korrekt ist, ist dies nicht synthetisierbar. Es bewirkt dort auch nicht eine von dir gewünschte Initialisierung, sondern einen Default-Wert für die Signale. Wenn der Compiler dein Programm korrekt umsetzen könnte, dann würden sogar bei jeder FALLENDEN Taktflanke deine Signale auf diese Defaultwerte gesetzt. Außerdem gehört in die Sensitivity list nur clock und reset_in. Grüße Klaus Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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