Block Memory mit coe-Datei neu erzeugen via Command Line

Habs gefunden.

Wenn jemand das mal versucht. Das direkte Aufrufen von implement.bat ist 
nicht der richtige Weg.

Der Core Gen kann im Batch Mode aufgerufen werden:

<xilinx pfad>\ISE_DS\settings64.bat <xilinx 
pfad>\ISE_DS\ISE\bin\nt64\coregen.exe -b coregen.cmd -p 
<coregenproject>.cgc

coregen.cmd Inhalt
-----------
EXECUTE <corename>.xco
END
-------

Das klappte bei mir ;)

Viele Grüße
egon

Wenn ich sowas brauche, habe ich ein C/Python-Programm, was mir eine 
synthesefähige VHDL-Beschreibung eines RAMs erzeugt. Da muß man dann 
auch im Simulator keine Umstände machen, oder beim Wechsel des 
FPGA-Herstellers.

Selbst srec_cat kann VHDL generieren (ungetestet):
http://srecord.sourceforge.net/man/man1/srec_cat.html

Duke

Gute Idee schau ich mir mal an.

Danke

Duke Scarring schrieb:
> Wenn ich sowas brauche, habe ich ein C/Python-Programm, was mir eine
> synthesefähige VHDL-Beschreibung eines RAMs erzeugt.

Was wäre denn diesbezüglich der Vorteil eines solchen generischen RAMs?
Was ich sehe, kann man mit den Tools doch sehr einfach ein block-Ram 
bauen lassen und das Init-File beifügen. So machen es die designer hier 
jedenfalls. Man baut eins für den Xilnx, eins für den Lattice und eines 
für den Altera und checkt sie ein.

Wie werden eigentlich die Init-Werte bei anderen Herstellern 
verarbeitet, wenn der FPGA-Typ das nicht unterstützt?

Und wo stecken die eigentlich und wie kommen die ins RAM? Das Block-Ram 
hat meines Wissens keine Option vorgeladen zu werden. Passiert das beim 
Beladen des FPGAs? Es muss ja irgendeine Routine geben, die aus dem 
Flash die Daten zieht und die internen Strukturen setzt und danach dann 
sich aus einem Flash die RAM-Inits holt und in die BRAMs schiebt. ???

Ingenieur schrieb:
> Was wäre denn diesbezüglich der Vorteil eines solchen generischen RAMs?
> Was ich sehe, kann man mit den Tools doch sehr einfach ein block-Ram
> bauen lassen und das Init-File beifügen.
Meist ist dafür rumgeklicke nötig. Wer das mag, ok. Ich mag es, wenn ich 
alle Tools, die ich irgendwie häufig brauche, verskripten kann.

> So machen es die designer hier
> jedenfalls. Man baut eins für den Xilnx, eins für den Lattice und eines
> für den Altera und checkt sie ein.
Ich erzeuge ein generisches VHDL-File und verwende das in Modelsim, 
GHDL, Xilinx/ISE, Altera/Qaurtus und Lattice/LSE. Eingecheckt wird der 
C-Quelltext, nicht das generierte File.
Jeder wie er mag.

> Wie werden eigentlich die Init-Werte bei anderen Herstellern
> verarbeitet, wenn der FPGA-Typ das nicht unterstützt?
Welche FPGA-Typen sind das? Ich kenne nur die Ultra-RAM bei Xilinx. 
Lattice ice40 wurde noch erwähnt, aber bei den MachXO2 mit EBRs 
funktioniert es.

Stephan N. schrieb:
> Noch bequemer finde ich es, wenn das Programm/Skript eine Datei nur
> mit dem Speicherinhalt erzeugt, die dann vom eigentlichen Speicher quasi
> "inkludiert" wird.
Irgendwo auf meiner Platte geistert eine VHDL-Funktion rum, die 
Intel-Hex-Dateien direkt einlesen kann. Das funktioniert(e) leider nicht 
mit allen Synthesetools, aber bei Xilinx/ISE ging es.

Martin S. schrieb:
> Damit baut man mal binnen weniger Sekunden eine neue Firmware, ohne die
> ganzen VHDL-Sourcen neu generieren/synthetisieren zu muessen.
Yupp, das hätte ich für Altera und Lattice auch gern.
(Wobei bei Lattice die Synthesezeiten noch erträglich sind, weil ich da 
eher kleinere FPGAs nehme.)

Duke