Hallo, ich hantiere gerade erstmalig mit einer mehrlagigen Platine und mir ist nun eine Thematik nicht klar bzw. besteht ein Umsetzungsproblem. Ich habe eine 4-lagige Platine. Oben Signal, darunter GND-Plane, dann Power-Plane und wieder Signal unten. Massefläche habe ich auf den Signal-Ebenen jeweils (wie gewohnt) mit Polygon-Pour hinzugefügt. Nun zu der GND-Plane: Ich habe darauf Mit "Place Line" die Umrisse der Platine gezeichnet, anschließend die umrissende Fläche angeklickt - es öffnet sich ein Fenster mit der Frage nach dem NET - also mit "GND" verbunden (weil mit Polygon-Pour kann man auf einer "Plane" wohl keine Massefläche erstellen - das ist auch ausgegraut in der Ebene) Aber nun verstehe ich nicht, warum im generiertem Gerber-File kein Kupfer auf der Ground Plane ist? Das müsste ja nun eine GND-Kupfer-Fläche darstellen, oder nicht? Dasselbe Problem bei der Power-Plane, da habe ich mehrere abgegrenzte Bereiche (jeweils unterschiedliche Spannungen in diesen Bereichen; außenrum 3.3 V). Es sind nun aber nur die Tracks der Umrisse in den Gerber-Files sichtbar, eigentlich müsste es doch INVERTIERT sein (Tracks sind frei von Kupfer, und alles andere bis auf die VIAS Kupfer)?
Angehängte Dateien:
-
gerber_gnd_plane.PNG
14 KB -
gerber_power_plane.PNG
10 KB
Es wird zwischen Layern und Planes unterschieden. Planes werden negativ ausgegeben. Also dort wo Kupfer sein soll ist NICHTS zu zeichnen. Ein Track auf einer Plane stellt also eine Unterbrechung im Kupfer dar.
rmf schrieb: > Es wird zwischen Layern und Planes unterschieden. > Planes werden negativ ausgegeben. Also dort wo Kupfer sein soll ist > NICHTS zu zeichnen. Ein Track auf einer Plane stellt also eine > Unterbrechung im Kupfer dar. Gut zu wissen, vielen Dank, damit ist alles klar!
Ich nutze die Planes nicht. Bei mir sind alles Signallayer. das ist einfacher zu handhaben. Die Planes mit invertierten Symbolen (wärmefallen sehen interessant aus) kommen noch aus der Zeit, als man Gerberdaten mit Disketten per post oder via modem verschickte. Da war der Speicherplatz für eine gezeichnete Fläche zu kostbar und man ersann dieses Invertierungssystem. An und für sich kann man es nutzen allerdings wird es problematisch, wenn man doch mal einen Leiterzug auf solch eine Plane legt. Das funktioniert zwar sieht aber seltsam aus. Ich finde, heutzutage muss man sich damit nicht mehr herumplagen, es nutzt ja auch niemand mehr Gerber der bei Verstand ist. (Gerber != Extended Gerber)
Warum machst du Wärmefallen an Groundvias?
wer sagt das? Aber es gibt ja wohl auch noch THT Bauteile und seien es nur Stecker... Fun Fact: Altium macht in den Grundeinstellungen auch an Vias standardmässig Wärmefallen. Das muss man ihm erst austreiben.
Dazu kommt, dass die Planes leider nicht alle DRC Rules wie bei den Polygonen auswertet. Es kann passieren, dass die Stegbreiten unterschritten werden und hinterher beim ätzen weg sind.
Karsten B. schrieb: > Das sieht man doch. Andersherum gefragt: wen würden Wärmefallen an Vias stören? Einzig bei thermal Vias sind sie zugegebenermaßen eher Kontraproduktiv. Bei normalen Vias ist es allenfalls eine Kosmetische Sache, so wie auch das vermeiden von 90° Abzweigen in den allermeissten Fällen eher kosmetischer denn technisch bedingter Natur ist.
Peter schrieb: > Dazu kommt, dass die Planes leider nicht alle DRC Rules wie bei den > Polygonen auswertet. > Es kann passieren, dass die Stegbreiten unterschritten werden und > hinterher beim ätzen weg sind. Du kannst für Planes eigene Regeln definieren. Ich habe noch nie erlebt daß diese dann nicht eingehalten werdne.
Christian B. schrieb: > Andersherum gefragt: wen würden Wärmefallen an Vias stören? Einzig bei > thermal Vias sind sie zugegebenermaßen eher Kontraproduktiv. 1. Vias mit Wärmefallen kosten extra Platz. Oder umgekehrt: Die Packungsdichte sinkt. 2. Vias mit Wärmefallen nach z.B. GND erhöhen die Impedanz, dies ist normalerweisse unerwünscht. 3. Ob 1 und 2 im vorliegenden Fall wirklich Bedeutung haben lasse ich mal offen. Vermutlich eher nicht, aber einen Schaden kann ich auch nicht erkennen. 4. Eine Ausnahme stellen Vias die in Pads gesetzt werden dar. Hier wird in der Regel mit WFallen gearbeitet um eine sichere Fertigung zu gewährleisten. Gruß
:
Bearbeitet durch User
Hallo, ich habe jetzt, weil es mir vertrauter erscheint, die Planes auf Signal-Layers umgestellt. Seitdem habe ich ein neues Problem. Das Via Stitching auf dem GND-Net funktioniert nicht (mehr) (Ich habe jeweils mit PolygonPour eine Massefläche oben, eine unten und eine Massefläche auf der zweiten Ebene auf dem Signal Layer erstellt). Eine Antwort dazu habe ich denke ich schon gefunden, ich kann aber leider mit der angegebenen Antwort nichts anfangen: https://electronics.stackexchange.com/questions/366183/altium-pcb-design-vias-stitching-problem "This happened to me and I finally figured it out! I had 3 GND planes I was looking to stitch and the via stitching tool would give me the same message. I had to shelve the larger polygons I had for power on an inner layer before the feature worked. Hope this helps for future reference." Kann das jemand erklären? Ich verwende keine Blind Vias, die Vias sollten daher von Layer 1 auf Layer 4 durchgreifen. Die Wärmefallen habe ich übrigens entfernt.
Das stitching verbindet überlappende Polygone desselben Signals. Du möchtest GND auf 1, 2 und 4 verbinden. Dazwischen liegt aber noch deine Powerlage. Du hast also nur auf 1 und 2 überlappende Polygone und die kannst du mit Vias durch den ganzen stack natürlich nicht exklusiv verbinden. Du must also dafür sorgen, dass der Bereich für das stitching nicht mit den Polygone auf deiner Powerlage überlappt. Bei einer mehrlagigen Platine solltest du über stitching mindestens doppelt nachdenken. Wenn du deine Powerlage im 1 mm Raster durchlöcherst, schränkt das deren Funktion deutlich ein.
Das Grid wird noch grober werden, das schau ich mir schon nochmal an ;-) Das war doch auch kein Problem, als der Power-Layer noch ein Plane-Layer und kein Signal-Layer war - auf der Power Plane wurde halt Kupfer um die GND-VIAS weggenommen? - Siehe zweiter Screenshot vom ersten Post (invertiert). Der einzige Unterschied war, dass ich auf der Power-Plane nicht die Polygon-Funktion verwenden konnte - vermutlich liegt es daran. Das Problem ist, das meine gesamte Power-Fläche nun aus verschiedenen Polygonen besteht, somit kann ich das Problem vermutlich nur lösen, indem ich wieder auf eine Power-Plane zurückstelle?
Versuche mal das Polygon, das im Weg liegt, zu shelfen. (Shelfen -- man klingt das schlimm...)
Hi Wühlhase, war gerade dabei das Gleiche zu schreiben. Er kann die GND VIAs nicht platzieren weil das Power Polygon stört. Im Polygon Manager bei allen Polygone bis auf die, die man Stitchen möchen die Shelved Checkbox setzen. Dann stitchen, Unshelve all und repour all.
Super, das hat funktioniert. Jetzt habe ich auch kapiert, dass in der englischen Antwort mit "shelve" eine Funktion in Altium gemeint war.
Thread beobachten
Seitenaufteilung abschaltenBitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.