Hallo, beim routen von Differentialsignalen für eine Ethernet PHY gibt es ja einiges zu beachten. - Längenmatching - Impedanzkontrolle - umgebende Massefläche (keien unterbrechungen, keinen wechsel zu einer anderen fläche) Ich frage mich gerade welcher Störeinfluss größer ist, ein zu großer Jitter des Clocksignals oder Wechsel von einer Masseflächer auf eine Spannungsführende Fläche. Habt ihr damit schonmal Erfahrungen gemacht?
Nun, ja. Ein Jitter ist etwas dynamisches, ein Lagenwechsel etwas statisches. Ein Lagenwechsel kann ja nur eine Reflexion verursachen, das war's. Weshalb willst du von eine Signallage auf eine Massenlage wechseln ? Der Print wird ja sowieso 4 oder mehrlagig. Von welcher Geschwindigkeit reden wir ueberhaupt ?
>>Weshalb willst du von eine Signallage auf eine Massenlage wechseln ? Der >>Print wird ja sowieso 4 oder mehrlagig. Das möchte ich nicht freiwillig machen, ich habe mich nur gefragt wie schlimm der Einfluss wird :D >>Von welcher Geschwindigkeit reden wir ueberhaupt ? 1 Gbit Ethernet. Im speziellen habe ich link Abbrüche bei 100mbit. Ich habe mich aber soweit an die spezi gehalten. Mir fällt nur auf das die Freuqnztolerans am Oszillator schlecht (50ppm, und diese sind auch schon der Maximalwert) ist und auch das Jitter recht hoch (bis zu 50ps). Ich probiere einen anderen mit 10ppm und Jitter von 5ps.
diff schrieb: > Wechsel von einer Masseflächer auf eine > Spannungsführende Fläche Dazu muss nicht nur der Strom des Signals auf eine andere Lage, sondern fast immer auch der Rückstrom - vergisst man das hat man eine massive Störstelle. Georg
Wenn Du in einer Firma arbeitest, in der Fortbildung erwünscht ist, würde ich Dir zu dem Thema die Schuluhgen von Professor Dirks, emv.biz empfehlen. Der hat mit Fieldsolvern genau dieses Problem simuliert und man kann sehen, was passiert, wenn man mit Highspeed Signalleitungen die Lage wechselt oder gar auf den Masselayer wechselt. Die reflektierten Signale sind ja nicht weg, sondern sie mischen sich mit den Nutzsignalen. Wenn das Signal kurz seine Masse verliert, kann er sich den Bezug auch woanders holen und dann sind plötzlich zwei Highspeedsignale gekoppelt.
diff schrieb: > beim routen von Differentialsignalen für eine Ethernet PHY gibt es ja > einiges zu beachten. > - Längenmatching > - Impedanzkontrolle > - umgebende Massefläche (keien unterbrechungen, keinen wechsel zu einer > anderen fläche) Du hast es ja schon selbst die Massefläche aufgeführt. Ein differenzielles Paar braucht eine Bezugsmassefläche. Am besten ein ganzes Layer das unverletzt ist. Zumindest sollte unter dem differenziellen Paar oder auch darüber diese Fläche eine entsprechende Breite haben. Die Trasse sollte vermutlich 7,5 mm an jeder Seite breiter sein, wenn es schon keine komplette Massefläche ist. Ein Lagenwechsel ist möglich. Es sind zwei Vias erlaubt. Nur, dann kann man aber nur zu einer Lage wechseln die ebenfalls eine entsprechede Bezugsmassefläche hat! Was dazu kommt. Eine Führung auf TOP hat eine andere Impedanz als auf einer inneren Führung. Die Leitungsgeometrie muß dann angepasst werden.
1 | 1000Base-T: 62.5MHz(1Gbit/s) |
2 | ----------------------------
|
3 | Max intra-pair skew <1.6ps ≈250μm |
4 | Max trace length skew between data <330ps ≈50mm |
5 | pairs
|
6 | Max trace length on carrier board <~100mm, keep it as short as possible |
7 | between module connector and |
8 | magnetics
|
9 | Minimum pair to pair spacing >450μm |
10 | Minimum spacing between MDI signals >7.5mm |
11 | and other high speed signals |
12 | Minimum spacing between MDI signals >2.5mm |
13 | and low speed signals |
14 | Maximum allowed via 2 vias for all MDI traces |
mfg klaus
diff schrieb: > Im speziellen habe ich link Abbrüche bei 100mbit. Ich habe mich aber > soweit an die spezi gehalten. Hört sich ein wenig nach Groundbouncing bzw. schlechte Entkopplung am Controller an. So, dass die PLL ins Stolpern kommt. Und das steht eben nicht in der Spec, sondern im Datenblatt vom PHY.
Erstmal vielen Dank für eure Beiträge, >> diff schrieb: >> > Wechsel von einer Masseflächer auf eine >> > Spannungsführende Fläche >> >> Dazu muss nicht nur der Strom des Signals auf eine andere Lage, sondern >> fast immer auch der Rückstrom - vergisst man das hat man eine massive >> Störstelle. >> >> Georg Hallo Georg, Beim DDR3 stelle ich gerade fest habe ich auch sogar zwei PWR Flächen. Eine ist die Betriebsspannung 1,35V und die andere ist die Referenzspannung. Das ist ein 10 Lagenaufbau: GND: L2, L4, L9 PWR: L6, L7 Signallayer L5 und L8 haben also zwei unterschiedliche Referenzplanes. Mich wundert es gerade das ich bei DDR3 so garkeine Probleme habe :) Sind doch die Frequenzen und die Busbreiten viel größer. (533MHz DDR) Auserdem ist es ja nicht nur so, dass manche Signale nur sich nur im L5 und L7 aufhalten. Sondern kommen z.b. von L1 mit 50mm Länge in L5 mit 50mm. Ein anderer mit 25mm L1 auf 75mm L5. Die Impedanzen haben garantiert eine abweichung von 10% je Layer.
lkmiller schrieb: >> diff schrieb: >> > Im speziellen habe ich link Abbrüche bei 100mbit. Ich habe mich aber >> > soweit an die spezi gehalten. >> Hört sich ein wenig nach Groundbouncing bzw. schlechte Entkopplung am >> Controller an. So, dass die PLL ins Stolpern kommt. Und das steht eben >> nicht in der Spec, sondern im Datenblatt vom PHY. Ich habe gute Caps (X7R) genommen und eben das gemacht was im Datenblatt steht. Die Caps sind schon sehr nah an der PHY und die Masseanbindung kann ich schon fast garnicht mehr besser machen, sind doch L2, L4, L7 ,L9 Massen. Dabei ist L5 eine Gefilterte Betriebsspannung (Filter nach Datenblatt). Hier habe ich nicht richtig aufgepasst: Im Layer L4 schneiden 2 RGMII Signale diese Fläche. Vielleicht koppel dort was rein und stört die Betriebsspannung? Was meint ihr?
diff schrieb: > lkmiller schrieb: >>> diff schrieb: >>> > Im speziellen habe ich link Abbrüche bei 100mbit. Ich habe mich aber >>> > soweit an die spezi gehalten. >>> Hört sich ein wenig nach Groundbouncing bzw. schlechte Entkopplung am >>> Controller an. So, dass die PLL ins Stolpern kommt. Und das steht eben >>> nicht in der Spec, sondern im Datenblatt vom PHY. > > Was meint ihr? das ohne Dein Layout zu kennen jede Meinung plausibel sein kann... Daher: herzeigen wenn erlaubt.
diff schrieb: > Signallayer L5 und L8 haben also zwei unterschiedliche Referenzplanes. Das wird oft so gemacht, geht aber nur korrekt wenn GND und PWR mit ausreichend vielen Stützkondensatoren verbunden sind, so dass sie HF-Mässig das gleiche Potential haben. Und die Kondensatoren müssen sich nahe bei den Vias befinden, mit denen die Signallage gewechselt wird. Im übrigen hast du da nicht eine GND-Lage als Referenz, sondern z.B. bei L5 auf einer Seite GND, auf der anderen PWR. Zu rechnen ist das also als Signal zwischen ZWEI Referenzlagen, heisst normalerweise Stripline (ev. Asymm.). diff schrieb: > Die Impedanzen haben > garantiert eine abweichung von 10% je Layer Wer garantiert das? Georg
Der 100MBit Link ist jetzt stabil, seitdem ich die MEMS Oszillator durch einen CMOS Oszillator mit wesentlich (um den Faktor 3) geringerem Jitter und besserer Frequenzgenauigkeit genommen habe. 1Gbit Links sind kurz da aber brechen auch bald wieder ab. Ich mutmaße das meine Spannungsversorgung nicht optimal ist, bzw das vom "lkmiller" angesprochene grounddebounce problem dazu führt. Z.b. siehe ich bei der Analog PLL Spannung überlagerte Störspitzen bis zu 100mV nach oben und 25mV nach unten. >> diff schrieb: >> > Signallayer L5 und L8 haben also zwei unterschiedliche Referenzplanes. >> >> Das wird oft so gemacht, geht aber nur korrekt wenn GND und PWR mit >> ausreichend vielen Stützkondensatoren verbunden sind, so dass sie >> HF-Mässig das gleiche Potential haben. Und die Kondensatoren müssen sich >> nahe bei den Vias befinden, mit denen die Signallage gewechselt wird. Ja das ist bei meinem Layout der Fall. >> Im übrigen hast du da nicht eine GND-Lage als Referenz, sondern z.B. bei >> L5 auf einer Seite GND, auf der anderen PWR. Zu rechnen ist das also als >> Signal zwischen ZWEI Referenzlagen, heisst normalerweise Stripline (ev. >> Asymm.). >> > Die Impedanzen haben >> > garantiert eine abweichung von 10% je Layer >> > Wer garantiert das? Die Impedanzen der Einzelnen Lagen für Signle und Differentialsignale habe ich mit Si8000 und anderen kostenlosen tools Überprüft. Bei den Tools gibt es bereits abweichungen, da unterschiedliche Formeln verwendet werden. Der Hersteller gibt bei den Dicken eine Toleranz von bis zu 10% an. Ich für mein Teil rechne mit Impedanztoleranzen von 5% - 10%. Die Hersteller geben wir oft schwammige Aussagen über das Epsilon, Strukturgenauigkeiten, Dicken usw. Ich denke mit so exakt kann man die Impedanzen nicht bestimmen. Georg
diff schrieb: > Die Hersteller geben wir oft schwammige Aussagen über das Epsilon, > Strukturgenauigkeiten Du kannst natürlich Leiterplatten mit "kontrollierter Impedanz" bestellen. Dann rechnet der Hersteller das selber nach, weil er ja keinen Schrott produzieren will, vermisst die fertigen Leiterbahnen mit geeigneter Ausrüstung und dokumentiert das mit beigefügten Messprotokollen. Dann musst du dir keine grossen Gedanken machen ob du ganz richtig gerechnet hast, weil der Hersteller die Werte garantiert, bloss ist das leider etwas teurer. Ein kleines Problem besteht darin dass du selber das nicht nachmessen kannst. Natürlich kannst du dir bei ->polarinstruments die nötige Ausrüstung kaufen... Georg
georg schrieb: > Natürlich kannst du dir bei > ->polarinstruments die nötige Ausrüstung kaufen... Und zwei Semester Feldtheorie wären noch hilfreich. mfg Klaus
Ich danke euch ihr habt mir schon sehr geholfen.
Ich bin der Meinung das ich den Chip nicht ausreichend Entkoppelt habe.
Bei den Betriebsspannungen messe ich einige Überlagerungen:
- Bei Zustand link aktiv = 100MBit
- Spannung für PLL +75mV -140mV, Frequenzgemisch rund um 40khz +- 2khz
- wenn ich den LAN Stecker ziehe dann verschlimmern sich die
Störungen
- Alle anderen Betriebsspannungen haben -200V/+50mV bei gleichem
Frequenzgemisch
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