VHDL process: letzte Zuweisung immer gültig?

Sebastian schrieb:
> Eigentlich ging ich davon aus, dass die letzte gültige Zuweisung eines
> Signals gewinnt.
Ja, das ist so.

> Hat jemand eine Idee? Ist bestimmt was ganz simples... :(
Was da steht, ist: das Signal ist immer '0', ausser während einer 
Taktflanke. Wie lange dauert ein Takt bzw. eine Taktflanke? Richtig: 
in der Theorie genau 0ps. Wie lange ist also dein Signal '1'? Richtig: 
genau 0ps!

Probiers mal wie der Rest der Welt:

1

    -- reset

2

    if pSysRstN = '0' then

3

      NextSampleAddrReq <= '0';

4

      ...

5

6

    -- execute statemachine

7

    elsif rising_edge(MemUiCLK) then

8

      -- default assignment

9

+     NextSampleAddrReq <= '0';

10

11

      case (MemFsmState) is

12

        when fsmIdle =>

13

          ...

14

        when fsmWrite =>

15

*         NextSampleAddrReq <= '1';

Sebastian schrieb:
> Ach, was ganz Dummes wars: ich hatte den MemFsmState mit in der
> Sensitivylist.
Das Proble ist, dass du dir zwar die Simulation hintricksen kannst, der 
Synthese so etwas aber trozdem "einbaut". Also wird er in deinem obigen 
Fall eher sagen, dass der ganze Prozess unnötig ist, weil das Signal 
sowieso immer '0' sei.

Die FlipFlops in den Coolrunnern können auf
steigende UND fallende Flanken reagieren, das
macht der Synthesizer auch mit.

Mit etwas Getue und 2 "normalen" FFs sollte man
das auch hinkriegen können. Ob das dann automagisch
synthetisiert werden kann ist eine andere Frage.

Gruß, Gerhard

Sebastian schrieb:
> Dadurch, dass ich außerhalb der synchronen if-Bedingung direkt zu Beginn
> des Prozesses Zuweisungen habe, reagiert der Prozess auf steigende und
> fallende Flanken des Clock Signals.
Das tut er nur in der Simulation. In der Realität teilt dir der 
Synthesizer lapidar mit, dass die Sensitivliste nicht vollständig sei 
und deshalb die Simulation nicht zu der Realität passe.

> Gelesen habe ich jedoch, dass eine solche Hardware nicht synthetisiert
> werden kann.
Es gibt Bausteine wie den Coolrunner mit solchen "Inselbegabungen". In 
FPGAs gibt es sowas alerdings nicht. Die DDRFF in deren IO-Zellen sind 
eigentlich 2 Flipflops, von denen das eine auf die steigende und das 
andere auf die fallende Flanke reagiert.

Gerhard H. schrieb:
> Mit etwas Getue und 2 "normalen" FFs sollte man
> das auch hinkriegen können. Ob das dann automagisch
> synthetisiert werden kann ist eine andere Frage.
Und man hätte damit auch nichts gewonnen, ausser dass sich bei 
unverändertem Design letztlich die maximale Taktfrequenz bestenfalls 
einfach nur halbieren würde (aber dann eben durch die Reaktion auf beide 
Flanken der halbierten Frequenz letztlich die gleiche 
Systemgeschwindikeit herauskäme).