VHDL array sizes do not match right side has 0 elements

bla Gast #6494596
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Ich stehe wieder einmal vor dem Problem, dass ich mit den 
Fehlermeldungen des Vivado Simulators wenig anfangen kann.

Ich habe ein FIFO (von Vivado generiert) und möchte von diesem in der 
Port map einen std_logic_vector auf einen unsigned verbinden:

1
port map (

2
    unsigned(rd_count) => ReadCount,

3
)


Im Simulator erhalte ich nun die Fehlermeldung: "Array sizes do not 
match, left array has 18 elements, right array has 0 elements"

rd_count ist ein std_logic_vector(17 downto 0), ReadCount ist ein 
unsigned(17 downto 0).

Was mache ich hier falsch? Gemäss diesem Link:

https://electronics.stackexchange.com/questions/356976/vhdl-i-can-port-map-std-logic-vector-to-a-signed-or-unsigned-port-why

sollte die Konstruktion doch möglich sein? Er zeigt mir auch keine 
Syntaxfehler an, sonder meckert erst wenn ich den Code simulieren will.
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Christoph Z. #6495523
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bla schrieb:
> 
https://electronics.stackexchange.com/questions/356976/vhdl-i-can-port-map-std-logic-vector-to-a-signed-or-unsigned-port-why
>
> sollte die Konstruktion doch möglich sein? Er zeigt mir auch keine
> Syntaxfehler an, sonder meckert erst wenn ich den Code simulieren will.

So mutig bin ich bisher nicht gewesen. Aber interessant, dass es gemäss 
Syntax gültig ist.
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