VHDL array sizes do not match right side has 0 elements

[bla (Gast)]

Ich stehe wieder einmal vor dem Problem, dass ich mit den 
Fehlermeldungen des Vivado Simulators wenig anfangen kann.

Ich habe ein FIFO (von Vivado generiert) und möchte von diesem in der 
Port map einen std_logic_vector auf einen unsigned verbinden:

port map (
    unsigned(rd_count) => ReadCount,
)

Im Simulator erhalte ich nun die Fehlermeldung: "Array sizes do not 
match, left array has 18 elements, right array has 0 elements"

rd_count ist ein std_logic_vector(17 downto 0), ReadCount ist ein 
unsigned(17 downto 0).

Was mache ich hier falsch? Gemäss diesem Link:

https://electronics.stackexchange.com/questions/356976/vhdl-i-can-port-map-std-logic-vector-to-a-signed-or-unsigned-port-why

sollte die Konstruktion doch möglich sein? Er zeigt mir auch keine 
Syntaxfehler an, sonder meckert erst wenn ich den Code simulieren will.

[Tobias B. (Firma: www.elpra.de) (ttobsen)]

Kannst du mal ein Minimalbeispiel das die Fehlermeldung reproduziert als 
kompletten Code posten? Idealerweise direkt als .vhd Datei anhaengen.

Edit: Natuerlich mein ich beide Dateien. ;-)

[VHDL hotline (Gast)]

Ändert sich das Verhalten denn, wenn du den unsigned cast außerhalb der 
port map machst?

[VHDL hotline (Gast)]

Bzw. ist ReadCount dein Port und rd_count das Signal? Dann müsste das 
andersrum dastehen.

[Gustl B. (-gb-)]

Ich würde da

rd_count => std_logic_vector(ReadCount),

schreiben.

[Christoph Z. (christophz)]

bla schrieb:
> 
https://electronics.stackexchange.com/questions/356976/vhdl-i-can-port-map-std-logic-vector-to-a-signed-or-unsigned-port-why
>
> sollte die Konstruktion doch möglich sein? Er zeigt mir auch keine
> Syntaxfehler an, sonder meckert erst wenn ich den Code simulieren will.

So mutig bin ich bisher nicht gewesen. Aber interessant, dass es gemäss 
Syntax gültig ist.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Christoph Z. schrieb:
> Aber interessant, dass es gemäss Syntax gültig ist.
Es ist im Grunde noch trickreicher:
https://forums.xilinx.com/t5/Design-Methodologies-and/VHDL-expressions-in-the-port-assignment/td-p/806892
Dort steht dann z.B. auch ein Hinweis auf VHDL-2008 zur Konvertierung 
von Ausgängen.